[发明专利]一种基于FPGA的多通道数字滤波器

说明书

技术领域

本发明涉及滤波器，尤其涉及的是一种基于FPGA的多通道数字滤波器。

背景技术

诸如电力、图像处理、雷达、气象领域中很多电子系统需要将多路信号进行滤波处理，这些信号的滤波往往计算量大、速度要求高、延时要小。随着数字滤波系统对宽带、高速、实时信号处理要求越来越高，对滤波器的处理速度、带宽等性能要求也随之提高。以前多用数字处理器DSP芯片编程实现，它们主要的数学运算单元是乘累加器(MAC)。MAC能在一个机器时钟周期内完成一次乘累加运算，同时硬件上配备不同等级的流水结构和哈佛结构，能够实现高速实时的数字信号处理。但由于其一个时钟周期只能进行一个计算，因此所有的计算均是串行处理，对于单路的信号处理尚可以接受，对于多路的信号处理，势必带来很长时间的延时，很容易就超过了系统的采样周期，使系统设计无法实现。所以必须寻找一种新型的技术或器件能够实现并行运算，也就是说在一个芯片中可以实现多个类似DSP芯片的功能单元，而FPGA用作数字信号处理的运算,其中的乘累加运算可以实现大多数数字信号处理算法，而强大的并行处理能力,则能够大大提高乘累加运算的效能。FPGA具有灵活的可编程逻辑，突破了并行处理与水平级数的限制，可以很好的实现信号处理的实时性。同时，开发程序的可移植性好，可以缩短开发周期；由于软件是烧至内部逻辑单元，所以不易破解，保密性强；但即便FPGA可以实现并行计算，一个芯片中可以实现多个相同的功能单元，但如果在多路数据处理时，每一路均单独使用一路处理单元，往往一块芯片仅能实现很有限的几路信号，基于这种情况，必须得使用“时间换空间”的设计策略,使其既能够实现快速处理，又能在同一块芯片上实现多路的计算。

发明内容

本发明的目的在于克服现有技术的不足，提供了一种基于FPGA的多通道数字滤波器，利用FPGA内部资源，实现低通滤波器内核，再通过多通道封装技术将内核打包成具有多通道滤波功能的滤波器。

本发明是通过以下技术方案实现的：一种基于FPGA的多通道数字滤波器，LP_Filter内核与外部多路数据通道、分频计数器、开关计数器和上升沿检测器封装，每个数据通道内设周期为1000的时间阀片，外部的数字输入信号在通道内传输经两级FIFO寄存器处理，经一级FIFO寄存器处理为一步时延输入信号，经两级FIFO寄存器处理为两步时延输入信号，该数字输入信号、一步时延输入信号、两步时延输入信号均通过三态开关接入低通滤波器LP_Filter内核；该分频计数器将上升沿有效的外部输入提示信号ND到或因计数满1000将输出拉高电平后，将计数值复位至0，从新计数；该开关计数器对分频计数器的输出进行计数，且根据该开关计数器的输出驱动通道的切换；该上升沿检测器接受开关计数器的信号，判断是否产生一个上升的上升沿电平，并通知下级功能模块读取数据。

作为上述方案的进一步优化，低通滤波器LP_Filter内核中集成第一加法器、第二加法器、第三加法器、第四加法器、第五加法器，第一乘法器、第二乘法器、第三乘法器、第一移位寄存器和第二移位寄存器，数字输入信号x_n经低通滤波器LP_Filter内核处理后输出数字输出信号y_n，其信号处理步骤如下：

1)、数字输入信号x_n和两步时延数字输入信号x_n-2经第一加法器合成为33位宽度的数字信号x₀₂；

2)、两个一步时延数字输入信号x_n-1经第二加法器合成为33位宽度的数字信号x₁₁；

3)、数字信号x₀₂和x₁₁经第三加法器合成为34位宽度的数字信号x₀₁₂；

4)、数字信号x₀₁₂经第一乘法器与滤波系数C_X0合成为69位宽度的数字信号x₆₉；

5)数字信号x₆₉经第一移位寄存器截断处理为32位宽度的数字信号x₃₂；

6)两步时延数字输出信号y_n-2和滤波系数C_y2经第三乘法器合成为67位宽度的数字信号y₂₁；

7)一步时延数字输出信号y_n-1和滤波系数C_y1经第二乘法器合成为67位宽度的数字信号y₁₁；