[发明专利]一种基于FPGA的多通道数字滤波器

权利要求书

1.一种基于FPGA的多通道数字滤波器，其特征包括：将低通滤波器LP_Filter内核与外部多路数据通道、分频计数器、开关计数器和上升沿检测器封装，每个数据通道内设周期为1000的时间阀片，外部的数字输入信号在通道内传输经两级FIFO寄存器处理，经一级FIFO寄存器处理为一步时延输入信号，经两级FIFO寄存器处理为两步时延输入信号，该数字输入信号、一步时延输入信号、两步时延输入信号均通过三态开关接入低通滤波器LP_Filter内核；

该分频计数器将上升沿有效的外部输入提示信号ND到或因计数满1000将输出拉高电平后，将计数值复位至0，从新计数；该开关计数器对分频计数器的输出进行计数，且根据该开关计数器的输出驱动通道的切换；该上升沿检测器接受开关计数器的信号，判断是否产生一个上升的上升沿电平，并通知下级功能模块读取数据。

2.根据权利要求1所述的一种基于FPGA的多通道数字滤波器，其特征包括：低通滤波器LP_Filter内核中集成第一加法器、第二加法器、第三加法器、第四加法器、第五加法器，第一乘法器、第二乘法器、第三乘法器、第一移位寄存器和第二移位寄存器，数字输入信号x_n经低通滤波器LP_Filter内核处理后输出数字输出信号y_n，其信号处理步骤如下：

1)、数字输入信号x_n和两步时延数字输入信号x_n-2经第一加法器合成为33位宽度的数字信号x₀₂；

2)、两个一步时延数字输入信号x_n-1经第二加法器合成为33位宽度的数字信号x₁₁；

3)、数字信号x₀₂和x₁₁经第三加法器合成为34位宽度的数字信号x₀₁₂；4)、数字信号x₀₁₂经第一乘法器与滤波系数C_X0合成为69位宽度的数字信号x₆₉；

5)数字信号x₆₉经第一移位寄存器截断处理为32位宽度的数字信号x₃₂；

6)两步时延数字输出信号y_n-2和滤波系数C_y2经第三乘法器合成为67位宽度的数字信号y₂₁；

7)一步时延数字输出信号y_n-1和滤波系数C_y1经第二乘法器合成为67位宽度的数字信号y₁₁；

8)数字信号y₂₁和y₁₁经第四加法器合成为68位宽度的数字信号y₆₈；

9)数字信号y₆₈经第二移位寄存器截断处理为32位宽度的数字信号y₃₂；

10)经截断处理的数字信号y₃₂和x₃₂经第五加法器合成为32位宽度的输出数字输出信号y_n。