[发明专利]半导体结构及其制造方法

说明书

本发明提供一种半导体结构，包括：具有中心部分和边缘部分的衬底；位于衬底上方的隔离层；部分地设置在隔离层中且具有顶面和侧壁表面的半导体鳍；设置在衬底的边缘部分处的、覆盖半导体鳍的顶面的一部分和侧壁表面的一部分的第一栅极；以及设置在衬底的中心部分处的、覆盖半导体鳍的顶面的一部分和侧壁表面的一部分的第二栅极。第一栅极的接近隔离层的下部宽度小于第一栅极的接近半导体鳍的顶面的上部宽度。本发明还提供了一种在衬底上制造该半导体结构的方法以及一种FinFET器件。

技术领域

本发明总体涉及半导体领域，更具体地，涉及鳍式场效应晶体管(FinFET)。

背景技术

由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度方面的持续改进，半导体工业经历了迅速的发展。集成度的这种改进主要源于不断减小最小特征尺寸，这允许更多部件集成在给定的区域中。然而，较小的特征尺寸可能导致更多泄漏电流。由于近期对更小的电子器件的需求的增长，需要减小半导体器件的泄漏电流。

在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极和源极之间的沟道区域、以及位于沟道的顶部上的用于控制沟道区域的导通和截止状态的栅极。当栅极电压大于阈值电压时，在漏极和源极之间建立起导电沟道。由此允许电子或空穴在漏极和源极之间运动。另一方面，当栅极电压小于阈值电压时，理想情况下沟道断开且没有电子或空穴在漏极和源极之间流动。然而，当半导体器件持续缩小时，由于短沟道漏电流效应，栅极无法完全控制沟道区域，尤其是沟道区域中远离栅极的部分。因此，在半导体器件缩小到深亚30纳米尺寸之后，传统的平面晶体管的相应的短栅极长度可能导致栅极不能基本上断开沟道区域。

随着半导体技术的发展，鳍式场效应晶体管(FinFET)已经作为有效的替代出现以进一步减小半导体器件的泄漏电流。在FinFET中，包括漏极、沟道区域和源极的有源区域从半导体衬底的表面向上突起，FinFET位于该有源区域上。FinFET的有源区域(类似于鳍)在截面图中的形状是矩形。此外，FinFET的栅极如同倒U形沿着三个面包围在有源区域周围。由此，栅极结构对沟道的控制变得更强。减小了传统平面晶体管的短沟道泄漏效应。因此，当FinFET截止时，栅极结构可以更好地控制沟道从而减小泄漏电流。

发明内容

根据本发明的一个方面，提供了一种半导体结构，包括：衬底，具有中心部分和边缘部分；隔离层，位于衬底上方；半导体鳍，具有顶面和侧壁表面的，半导体鳍部分地设置在隔离层中；第一栅极，覆盖半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在衬底的边缘部分处；以及第二栅极，覆盖半导体鳍的顶面的一部分和侧壁表面的一部分，并且设置在衬底的中心部分处，其中，第一栅极的接近隔离层的下部宽度小于第一栅极的接近半导体鳍的顶面的上部宽度。

优选地，衬底还包括：衬底的中心部分处和边缘部分处的密集栅极区域和分散栅极区域。

优选地，下部宽度和上部宽度之间的差低于15nm。

优选地，通过光谱临界尺寸方法测量的下部宽度和上部宽度之间的差值的3σ标准差值低于约2nm。

优选地，通过光谱临界尺寸方法测量的下部宽度和上部宽度之间的差值的范围低于约2.6nm。

优选地，分散栅极区域中的第二栅极的下部宽度和上部宽度之间的差减去分散栅极区域中的第一栅极的下部宽度和上部宽度的差小于约2.5nm。

优选地，密集栅极区域中的第二栅极的下部宽度和上部宽度之间的差与密集栅极区域中的第一栅极的下部宽度和上部宽度之间的差基本上相同。

根据本发明的另一方面，提供了一种FinFET结构，包括：半导体鳍，具有顶面和侧壁表面；金属栅极，位于半导体鳍的一部分上方，包围半导体鳍的顶面和侧壁表面；其中，金属栅极的底部处的第一金属栅极宽度小于半导体鳍的顶面处的第二金属栅极宽度。