[发明专利]一种IO Pad的ESD静电防护结构

说明书

技术领域

本发明属于集成电路中ESD静电防护技术领域，具体地，涉及一种IO Pad(输入输出管脚)的ESD静电防护电路结构。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数的电子组件或电子系统受到过度电性应力破坏的主要因素。这种破坏会导致半导体组件形成一种永久性的毁坏，影响集成电路的电路功能。集成电路产品的电致失效中大约有30％～40％与ESD静电冲击相关。随着CMOS工艺的不断发展，集成电路的特征尺寸逐渐减小，到亚微米和深亚微米工艺时，器件的栅长、栅氧化层厚度、结深、外延层厚度都随之变小，使得内部电路更容易遭受ESD冲击而失效，从而大大降低了集成电路产品的抗ESD能力。

为了防止芯片因静电放电导致的失效，一般会设计相应的静电防护电路。现有芯片中一般采用工艺厂商提供的IO Pad静电防护结构，其中的ESD防护器件均是由特定设计的ESD Device器件构成，特定工艺流程、固定版图结构以及固定尺寸，在版图上占据面积较大，是造成IO Pad版图面积较大的主要原因之一，造成成本较高；同时非标准的MOS器件设计不易于进行其他工艺的兼容设计，也不易于对ESD器件防静电能力的改进。

发明内容

本发明的技术解决问题是：针对成本敏感的消费型集成电路设计，提供一种IO Pad的ESD静电防护结构。该结构采用非ESD Device器件构成防护器件，在达到等同ESD防护性能的同时，减小ESD防护器件面积，降低成本，还能兼容其他工艺设计以及便于为提升防静电能力对ESD器件进行改进。

为了实现上述发明的目的，本发明的技术解决方案包括：

一种IO Pad的ESD静电防护结构，包括衬底、阱区、两个P型晶体管、第 一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、隔离电阻、第一PAD通道以及第二PAD通道，其中，所述第一PAD通道与第二PAD通道彼此间隔、且彼此平行地地布置在所述衬底上；所述阱区布置在所述第一PAD通道和第二PAD通道限定的区域之外；并且两个P型晶体管沿着所述第一PAD通道延伸的方向并列地布置在所述阱区上；所述第一N型晶体管和第四N型晶体管沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第一PAD通道；所述第二N型晶体管、第三N型晶体管、以及隔离电阻沿着两个PAD通道延伸的方向并列地布置在两个PAD通道限定的区域内，并靠近于所述第二PAD通道，并且所述第一N型晶体管与第二N型晶体管和第三N型晶体管之间通过所述第一N型晶体管的栅端金属信号线间隔。

进一步地，每个P型晶体管都包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个P型MOS管单元；并且所述第一N型晶体管、第二N型晶体管、第三N型晶体管以及第四N型晶体管各自也包括并列布置的多个MOS管并联组，并且每一个MOS管并联组包括呈手指状并联连接的多个N型MOS管单元。

进一步地，每个P型晶体管包括30～60个P型MOS管单元，每个P型MOS管单元的宽度为1.8～5.4微米，长度为0.4～0.8微米；所述第一N型晶体管包括120～360个N型MOS管单元，第二N型晶体管包括18～36个N型MOS管单元，所述第三N型晶体管包括42～68个N型MOS管单元，第四N型晶体管包括6～12个N型MOS管单元，并且所述第一N型晶体管、第二N型晶体管以及第三N型晶体管中的N型MOS管单元的宽度均为1.8～5.4微米，长度为0.4～0.8微米，所述第四N型晶体管中的N型MOS管单元的宽度均为1.2～3.6微米，长度为0.35～0.7微米。

本发明与现有技术相比的有益效果是：

(1)本发明的电路结构采用非ESD Device器件即可实现，与工艺厂商提供的IO Pad静电防护结构中的MOS器件相比，减少了工艺流程、降低了成本，能够适应各类工艺厂商不同尺寸工艺，有利于推广设计及改进。

(2)面积优势：工艺厂商提供的IO Pad静电防护结构通常占据很大的面积，例如，SMIC CMOS 0.18um工艺中IO Pad面积共约为5250um*um，SMIC CMOS 0.13um工艺中IO Pad面积共约为4356um*um，在通过相同HBM标准测试情况下，本发明中ESD静电防护电路结构的总面积约为1226um*um，面积优势明显。

(3)本发明的ESD防护电路结构流片已经通过2000V人体模型(human body model,HBM)标准测试。

附图说明