[发明专利]基于分层读取的集成电路设计架构

说明书

本发明提供基于分层读取的集成电路设计架构，包括至少一个模块，所述每个模块由n个子模块组成（n≥0），其特征在于，每个模块的数据信息分层存储，形成有M层，每层有N个模块的树状结构（M≥1,N≥1）；读取/调用某模块时，按该树状结构的数据进行选择性读取，即，只选择读取当前模块的下一层子模块代码，即可完成当前模块的读取/调用。本发明极大提高了集成电路设计的读取效率，提高了运行速度，使设计更便捷、高效。

技术领域

本发明涉及集成电路设计技术领域，具体地说，涉及一种基于分层读取的集成电路设计架构。

背景技术

目前，很多集成电路设计工具如Xilinx的ISE，Altera的Quartus，MentorGraphics的Modelsim等，其主流思想是面向工艺的设计。设计方法包括界面设计及代码设计。

界面设计主要基于市场上常见的元器件进行组合连线设计，界面的优点是设计非常直观，但是灵活性不够。如果在界面中新增加一个不存在的设备器件，往往需要写代码、打包、更新到器件库、从器件库查找并使用等过程，一旦元器件设计有误，就会需要重新回到代码修改并重新打包。已经在设计中存在的器件需要重新更替。流程繁复浪费了设计师大量的时间，尤其是源代码不慎丢失，将会直接导致模块无法修改，设计师需要重新来过。

代码设计是目前非常流行的设计方式，无论是元器件接口定义，模块例化还是功能实现，全部用Verilog、VHDL或SystemC等语言设计实现。代码设计的优点是灵活，想写什么器件就写什么器件，缺陷是不够直观。工程师需要读完大段代码才能了解其功能和结构信息，同时在撰写例化的时候，需要依据代码进行编写例化，要反复对照和查看接口名称和数据宽度等信息，防止出错。例化的代码也是手写为主。

无论界面设计还是代码设计，均可以将集成电路划分成若干模块，在一个复杂的集成电路中，往往包含着数量庞大的模块，其读取及调用速度直接影响着集成电路的设计及运行。传统的读取方式为遍历法，每次需要把所有层的结构都读取出来，每个模块都要访问到，大大降低了处理效率。

发明内容

为了解决集成电路设计架构中读取效率低的缺点，本发明提出一种基于分层读取的集成电路设计架构，其具体的技术方案如下：

基于分层读取的集成电路设计架构，包括至少一个模块，每个模块由n个子模块组成，n≥0；每个模块的数据信息分层存储，形成有M层，每层有N个模块的树状结构，其中M≥1，N≥1；读取/调用某模块时，按该树状结构的数据进行选择性读取，即，只选择读取当前模块的下一层子模块代码，即可完成当前模块的读取/调用。

其中，所述模块设置若干可视化、可编辑的属性。

进一步地，所述模块设置相应引脚，通过连接线将不同模块的相应引脚连接。

进一步地，所述集成电路设计架构还包括算法设计单元，用于手动输入、编辑程序源代码。

进一步地，所述集成电路设计架构还包括代码融合单元，用于将模块、引脚、连接线的源代码，及手动输入的源代码融合，形成具有完整代码结构的模型。

进一步地，所述源代码为基于Verilog、VHDL或者SystemC语言的源代码。

可视化集成电路设计方法，按以下步骤进行：

步骤一：在界面设计单元新建一个模块，并设置模块相应的属性，所括模块名称、模块类型、代码语言、输入引脚数目、输出引脚数目以及既可以做输入又可以做输出的引脚数目；

步骤二：编辑模块的引脚的属性；

步骤三：在算法设计单元输入算法程序代码；

步骤四：保存并运行，执行代码错误检查并修改，直至将错误代码全部修改正确。