[发明专利]基于分层读取的集成电路设计架构有效

专利信息
申请号: 201410791712.X 申请日: 2014-12-19
公开(公告)号: CN105760562B 公开(公告)日: 2019-05-10
发明(设计)人: 吴国盛 申请(专利权)人: 吴国盛;青岛若贝电子有限公司
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 青岛清泰联信知识产权代理有限公司 37256 代理人: 刘雁君
地址: 266000 山东省青*** 国省代码: 山东;37
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摘要:
搜索关键词: 基于 分层 读取 集成电路设计 架构
【权利要求书】:

1.基于分层读取的集成电路设计系统,包括至少一个模块,每个模块由n个子模块组成,n≥0;其特征在于,每个模块的数据信息分层存储,形成有M层,每层有N个模块的树状结构,其中M≥1,N≥1;读取/调用某模块时,按该树状结构的数据进行选择性读取,即,只选择读取当前模块的下一层子模块代码,即可完成当前模块的读取/调用。

2.根据权利要求1所述的基于分层读取的集成电路设计系统,其特征在于,所述模块设置若干可视化、可编辑的属性。

3.根据权利要求2所述的基于分层读取的集成电路设计系统,其特征在于,所述模块设置相应引脚,通过连接线将不同模块的相应引脚连接。

4.根据权利要求3所述的基于分层读取的集成电路设计系统,其特征在于,所述集成电路设计架构还包括算法设计单元,用于手动输入、编辑程序源代码。

5.根据权利要求4所述的基于分层读取的集成电路设计系统,其特征在于,所述集成电路设计架构还包括代码融合单元,用于将模块、引脚、连接线的源代码,及手动输入的源代码融合,形成具有完整代码结构的模型。

6.根据权利要求4或5所述的基于分层读取的集成电路设计系统,其特征在于,所述源代码为基于Verilog、VHDL或SystemC语言的源代码。

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