[发明专利]具有经优化源极侧阻挡能力的高电压横向DMOS晶体管

说明书

技术领域

本发明涉及集成电路的领域。更特定来说，本发明涉及集成电路中的MOS晶体管。

背景技术

集成电路可含有具有掩埋漂移区的平面延伸漏极金属氧化物半导体(MOS)晶体管，举例来说，以提供高于所述MOS晶体管中的栅极电介质层的介电强度的操作电压。可期望形成掩埋漂移区与漏极触点之间的低电阻漏极部分连接、掩埋漂移区与MOS晶体管的沟道之间的经轻掺杂沟道部分链及掩埋漂移区与集成电路的衬底的顶部表面之间的经轻掺杂隔离链，所述经轻掺杂隔离链将MOS晶体管的源极及主体与衬底电隔离。可进一步期望最小化在形成集成电路的制作序列中的光刻及离子植入操作的数目。

发明内容

下文呈现简化发明内容以便提供对本发明的一或多个方面的基本理解。本发明内容并非本发明的广泛概述，且既不打算识别本发明的关键或紧要元件，也不打算记述其范围。而是，本发明内容的主要目的为以简化形式呈现本发明的一些概念作为稍后所呈现的更详细说明的前言。

一种集成电路可包含平面延伸漏极MOS晶体管，所述平面延伸漏极MOS晶体管具有在所述MOS晶体管的漏极触点与沟道之间的掩埋漂移区。掩埋漂移区与漏极触点之间的漏极部分链与掩埋漂移区与沟道之间的沟道部分链及掩埋漂移层与集成电路的衬底的顶部表面之间的隔离链同时形成。所述隔离链将延伸漏极MOS晶体管的源极扩散区及主体区与所述衬底电隔离。所述漏极部分链、沟道部分链及隔离链是通过离子植入掺杂剂、后续接着进行退火操作而形成，所述退火操作使经植入掺杂剂扩散以与所述掩埋漂移区进行电连接。所述隔离链中的平均掺杂密度小于所述漏极部分链中的平均掺杂密度的三分之二。通过以下操作来形成所述隔离链：将经离子植入区域分段以使得在退火操作之后经植入分段的扩散掺杂剂分布在所述隔离链中比在漏极部分链中更稀释。

附图说明

图1A到图1D是根据一实例形成的集成电路的透视图，其描绘连续制作阶段。

图2A及图2B是含有根据第一实例形成的平面延伸漏极MOS晶体管的集成电路的俯视图，其描绘连续制作阶段。

图3A及图3B是含有根据第二实例形成的平面延伸漏极MOS晶体管的集成电路的俯视图，其描绘连续制作阶段。

图4是含有根据一实例形成的平面延伸漏极MOS晶体管的集成电路的俯视图，其是在形成链离子植入掩模之后描绘的。

图5是含有根据一实例形成的平面延伸漏极MOS晶体管的集成电路的俯视图，其是在形成链离子植入掩模之后描绘的。

具体实施方式

以下共同待决的专利申请案为相关的且特此以引用的方式并入：与本申请案同时申请的美国专利申请案14/xxx，xxx(德州仪器(Texas Instruments)档案号TI-67676)。

参考附图描述本发明，其中贯穿各图使用相似参考编号来指定类似或等效元件。所述图未按比例绘制且其仅被提供以图解说明本发明。下文参考用于图解说明的实例性应用来描述本发明的数个方面。应理解，陈述了众多特定细节、关系及方法以提供对本发明的理解。然而，所属领域的技术人员将容易地认识到，可在不使用所述特定细节中的一或多者或者使用其它方法的情况下实践本发明。在其它实例中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不受动作或事件的所图解说明次序限制，这是因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，未必需要所有所图解说明动作或事件来实施根据本发明的方法。

一种集成电路可包含平面延伸漏极MOS晶体管，所述平面延伸漏极MOS晶体管具有在集成电路的衬底中在所述MOS晶体管的漏极触点与沟道之间的掩埋漂移区。通过离子植入及退火而使所述掩埋漂移区与所述漏极触点之间的漏极部分链和所述掩埋漂移区与所述沟道之间的沟道部分链及所述掩埋漂移区与所述衬底的顶部表面之间的隔离链同时形成，所述退火使每一链中的经植入掺杂剂扩散以与所述掩埋漂移区进行电连接。所述隔离链经配置以将所述MOS晶体管的源极扩散区及主体区与衬底电隔离。将隔离链中的离子植入区域分段以使得在退火过程期间掺杂剂横向稀释以与未分段植入区域相比减小平均掺杂密度。在退火操作之后，隔离链中的邻近经植入分段的掺杂剂分布重叠。隔离链中的平均掺杂密度小于漏极部分链中的平均掺杂密度的三分之二。可调整对隔离链的经离子植入区域的分段以提供MOS晶体管的所要击穿电压及串联电阻。