[发明专利]具有经优化源极侧阻挡能力的高电压横向DMOS晶体管

权利要求书

1.一种集成电路，其包括：

衬底，所述衬底具有第一导电性类型；

平面延伸漏极金属氧化物半导体MOS晶体管，所述MOS晶体管包含：

掩埋漂移区，其在所述衬底中在所述衬底的顶部表面下面，所述掩埋漂移区具有与所述第一导电性类型相反的第二导电性类型；

漏极扩散链，其在所述衬底中，所述漏极扩散链具有所述第二导电性类型，所述漏极扩散链在所述掩埋漂移区的漏极部分处与所述掩埋漂移区电连接且与漏极触点扩散区电连接；

沟道扩散链，其在所述衬底中，所述沟道扩散链具有所述第二导电性类型，所述沟道扩散链在所述掩埋漂移区的沟道部分处与所述掩埋漂移区电连接，所述沟道扩散链是通过穿过多个经分段沟道开口区域的离子植入而形成；以及

隔离扩散链，其在所述衬底中，所述隔离扩散链具有所述第二导电性类型，所述隔离扩散链在所述掩埋漂移区的隔离部分处与所述掩埋漂移区电连接，延伸到所述衬底的所述顶部表面，所述隔离扩散链是通过穿过多个经分段隔离开口区域的离子植入而形成，以使得所述隔离扩散链中的平均掺杂密度小于所述漏极扩散链中的平均掺杂密度的三分之二。

2.根据权利要求1所述的集成电路，其中：

所述衬底的所述导电性类型为p型；

所述掩埋漂移区的所述导电性类型为n型；

所述漏极扩散链的所述导电性类型为n型；

所述沟道扩散链的所述导电性类型为n型；且

所述隔离扩散链的所述导电性类型为n型。

3.根据权利要求1所述的集成电路，其中所述隔离扩散链中的所述平均掺杂密度介于所述漏极扩散链中的所述平均掺杂密度的20％与50％之间。

4.根据权利要求1所述的集成电路，其中所述隔离扩散链中的所述平均掺杂密度介于所述漏极扩散链中的所述平均掺杂密度的25％与33％之间。

5.根据权利要求1所述的集成电路，其中：

所述漏极扩散链中的所述平均掺杂密度介于2.5×10¹⁶cm^-3与3.5×10¹⁶cm^-3之间；且

所述隔离扩散链中的所述平均掺杂密度介于5×10¹⁵cm^-3与1×10¹⁶cm^-3之间。

6.根据权利要求1所述的集成电路，其中所述沟道扩散链环绕所述漏极扩散链，且所述隔离扩散链接触所述沟道扩散链以便将源极扩散区与在所述MOS晶体管外侧的所述衬底电隔离。

7.根据权利要求1所述的集成电路，其中隔离扩散链被配置成围绕所述沟道扩散链的闭环以便将所述源极扩散区与在所述MOS晶体管外侧的所述衬底电隔离。

8.一种集成电路，其包括：

衬底，所述衬底具有第一导电性类型；

平面延伸漏极MOS晶体管，所述MOS晶体管包含：

掩埋漂移区，其在所述衬底中以使得所述掩埋漂移区的顶部表面在所述衬底的顶部表面下面，所述掩埋漂移区具有与所述衬底相反的导电性类型，所述掩埋漂移区具有接近于所述MOS晶体管的漏极触点的漏极部分，具有在所述MOS晶体管的源极扩散区下方延伸的隔离部分且具有接近于所述MOS晶体管的沟道的沟道部分；

漏极扩散链，其在所述衬底中，所述漏极扩散链具有所述掩埋漂移区的所述导电性类型，所述漏极扩散链在所述掩埋漂移区的所述漏极部分处与所述掩埋漂移区电连接且与漏极触点扩散区电连接；

沟道扩散链，其在所述衬底中，所述沟道扩散链具有所述掩埋漂移区的所述导电性类型，所述沟道扩散链在所述掩埋漂移区的所述沟道部分处与所述掩埋漂移区电连接且与所述沟道电连接，所述沟道扩散链是通过穿过多个经分段沟道开口区域的离子植入而形成；以及

隔离扩散链，其在所述衬底中，所述隔离扩散链具有所述掩埋漂移区的所述导电性类型，所述隔离扩散链在所述掩埋漂移区的所述隔离部分处与所述掩埋漂移区电连接，延伸到所述衬底的所述顶部表面且配置成围绕所述沟道扩散链的闭环以便将所述源极扩散区与在所述MOS晶体管外侧的所述衬底电隔离，所述隔离扩散链是通过穿过多个经分段隔离开口区域的离子植入而形成以使得所述隔离扩散链中的平均掺杂密度小于所述漏极扩散链中的平均掺杂密度的三分之二。