[发明专利]形成级联纳米线的方法

说明书

一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。依照本发明的形成级联纳米线的方法，在同一个腔室内交替进行等离子体刻蚀与氧等离子体氧化，与现有的CMOS工艺兼容并且无厚重的侧壁CxFy聚合物，降低了成本、提高了效率。

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种形成级联纳米线的方法。

背景技术

随着集成电路器件根据摩尔定律的要求持续微缩，及消费市场对更先进器件的需求，当前先进的逻辑CMOS器件技术已经达到22nm节点，并有望准时进入14/16nm节点。这对许多工艺技术提出了挑战，特别是刻蚀技术，由于它形成了器件的图形特别是有源区线条，使得集成电路的制造成为可能。其中，刻蚀形成用作源漏区和沟道区的纳米线是CMOS超大规模集成电路的关键技术。此外，使用三维堆叠“栅全围绕”(gate all around)纳米线沟道的纳米线晶体管，具有超低静态功耗和较高的驱动电流，是集成电路22纳米技术代以下极有潜力的器件结构。

环栅纳米线有更好的栅控作用，能更有效的控制短沟道效应，同时在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法。但在单位占地(footprint)面积下，传统结构的堆叠纳米线有效总电流很小。这是因为，纳米线的导通有效截面积很小。

另一方面，在亚14纳米技术的缩减过程中更具优势，一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。所以，如果要获得等同于体硅1μm的栅宽，纳米线器件的平行排列要非常的紧密，满足数学式d*n+(n--1)s＝1μm且π*d*n>1μm，其中d为纳米线宽度，n为纳米线数目，s为纳米线间距。例如当纳米线直径10nm时，间距要求小于21..4nm，而直径3nm时间距要求小于6..4nm。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。

因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构的制造方法。

发明内容

有鉴于此，本发明的目的在于提供一种创新性的纳米线刻蚀方法，在图形化的硅衬底上直接通过刻蚀形成纳米线，工艺简单，效率高，可以有效提高驱动能力。

实现本发明的上述目的，是通过提供一种形成级联纳米线的方法，包括：步骤1、在衬底上形成硬掩膜图形；步骤2、以硬掩膜图形为掩膜，对衬底执行刻蚀工艺，形成凹陷部和连接部；步骤3、执行氧化工艺，在凹陷部和连接部以及衬底上形成保护层；步骤4、循环多次执行步骤2和步骤3，相邻的连接部之间形成级联纳米线；步骤5、清洗并去除硬掩膜图形。

其中，步骤2中刻蚀工艺进一步包括：a1、去除衬底顶面的保护层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、各向同性刻蚀形成凹陷部和突出部。

其中，步骤a1采用碳氟基刻蚀气体进行等离子干法刻蚀，碳氟基气体选自CF₄、CHF₃等碳氟比较小的刻蚀气体。

其中，步骤a2采用氯基或溴基刻蚀气体进行等离子体干法刻蚀，刻蚀气体包括HBr、Cl₂、Br₂、HCl、O₂等及其组合。

其中，步骤a3采用氟基刻蚀气体进行等离子体干法刻蚀，刻蚀气体例如NF₃、SF₆、F₂、COF₂等原子量较大和/或且含氟比较大的气体。