[发明专利]一种双列交错复制位线电路

说明书

技术领域

本发明涉及集成电路设计领域，尤其是一种可以提高SRAM(静态随机存储器)时序产生电路工艺鲁棒性的双列交错复制位线电路结构。

背景技术

随着科技水平的发展，高速和低功耗已成为当前集成电路设计的重要指标。SRAM设计是集成电路设计的重要组成部分，SRAM的时序控制对于改善SRAM芯片的性能具有重要作用，尤其是当电源电压VDD降低后，时序延时电路的性能会产生较大的偏差，工艺的进步也会对芯片稳定性产生重要影响。

为了在降低电源电压节省功耗的前提下提高抗工艺变化鲁棒性，现有技术中主要包括以下几种方案：

(1)如图1所示是B.S.Amrutur和M.A.Horowitz在1998年提出的传统复制位线电路结构，在现有技术中广泛使用。该传统复制位线电路由时序复制电路和存储单元阵列组成；其中，时序复制电路由N个放电单元RC和一定数目的冗余单元DC组成，RC和DC的总数之和与被复制的存储单元的某一列位线单元总数相等；当位线放电到一定值时，通过反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对时序延时的控制。这种传统复制位线电路可以提高时序在低电压下的偏差，但是随着工艺的进步，这种传统的位线复制技术已无法很好的改善低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得很差，会使SRAM芯片的性能大幅下降。

(2)如图2所示是S.Komatsu等人在2009年提出的多级复制位线电路结构。该多级复制位线电路结构是将传统复制位线分成M级，使用传统的放电单元RC和冗余单元DC，并且每一级的放电单元RC的数目与传统复制位线的放电单元RC的数目相等，每一级复制位线用反相器输出到下一级的字线信号，这可以很好地将工艺偏差降低到传统复制位线的但是当级数M增多时，反相器的数目也会增多，这会使芯片的面积相应增大，同时带来的延迟和量化误差也会增加。

(3)如图3所示是Y.Niki等人在2011年提出的数字复制位线延时电路结构。该数字复制位线延时电路结构是由传统复制位线与倍乘电路组成，也使用传统的放电单元RC和冗余单元DC，并且所使用放电单元RC的数目比传统复制位线的放电单元RC的数目增加K倍，这可以将工艺偏差降低到传统复制位线的但是当倍数K增大时，倍乘电路会变得相当不稳定，很难实现准确倍乘，并且带来的量化误差影响也变得越来越大，甚至会超过复制位线的工艺偏差的影响。

(4)如图4所示是Y.Li等人在2014年提出的一种双复制位线技术电路结构，该双复制位线技术电路结构充分利用了传统复制位线的两条位线，使用新型双端放电单元RC，在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的但是由于位线电容变大，使位线充电时间增加，这样会使位线预充时间增加，影响芯片速度。

发明内容

针对现有技术中的上述不足之处，本发明提供了一种双列交错复制位线电路，能够提高SRAM时序产生电路工艺鲁棒性，在不改变传统放电单元RC内部结构的情况下将工艺偏差降低为传统复制位线的1/2。

本发明的目的是通过以下技术方案实现的：

一种双列交错复制位线电路，由时序复制模块和存储阵列模块构成；所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、第一组2N个放电单元RC、第二组2N个放电单元RC以及多个冗余单元DC；

时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；

冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地；

第一组2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，第一组2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而第一组2N个放电单元RC的第一字线控制信号端WLL均与时钟信号线CK电连接，第一组2N个放电单元RC的第二字线控制信号端WLR均接地；