[发明专利]具有位交叉功能的8管存储子阵列结构

说明书

技术领域

本发明属于集成电路存储器技术领域，具体涉及一种寄存器文件(Register File)及静态随机存储器(Static Random Access Memory, SRAM)阵列结构。

背景技术

随着工艺技术的继续发展，晶体管尺寸越来越小，芯片的密度和面积也越来越大，但是随之而来的是工艺偏差和器件参数不匹配越来越严重，芯片的功耗也越来越大。逻辑电路和存储器都易受到工艺偏差和器件参数不匹配的影响，尤其对于存储器来说，此影响更为严重。

传统存储器的阵列核心都是6管存储单元，为了实现芯片的高密度，6管存储单元通常都采用最小晶体管尺寸，这使得它比逻辑电路更容易受到工艺变化带来的干扰。再者，由于其本身的读、写约束的存在，使得它读、写稳定性越来越差，这同样也限制了它不能在比较低的电压下工作。换句话说，随着工艺尺寸的变小，6管SRAM慢慢的不再适合用于高稳定性及低功耗的场合。

随着6管SRAM退居这些场合，单端的8管存储单元开始进入大家的视野。这种8管存储单元在6管存储单元的基础上增加了两个堆叠的读NMOS管，并且将读、写字线和位线分开，使得它的读、写约束分开。如此，它的读、写操作各自独立，可以各自优化，使得它有很高的读、写稳定性，并且能够在低电压下工作，同时拥有比较小的漏电流和较快的读速度。但是，由于它是采用单端的动态读操作方式，需要局部动态读出电路和全局动态读出电路将数据输出，这使得它的面积有效性非常低，并且具有非常大的动态功耗。

因此，设计者们采用了很多方法来提高8管SRAM的面积有效性和降低它的动态功耗。例如，作者Masood Qazi于2011年在在杂志JSSC(IEEE Journal of Solid-State Circuits)中发表“A 512kb 8T SRAM Macro Operating Down to 0.57V With an AC-Coupled Sense Amplifier and Embedded Data-Retention-Voltage Sensor in 45 nm SOI CMOS”，提出一种AC耦合单端敏感放大器的方法将8管SRAM的数据读出，提高了整个阵列的面积有效性。作者，B. Calhoun于2006年在会议会议ISSCC（IEEE Int. Solid-State Circuits Conf.）Digital Technical Papers中发表“A 256-kb sub-threshold SRAM in 65nm CMOS”，提出了一种基于8管存储单元的10管SRAM，有效的改善了8管单元的位线漏电流问题，降低了整个SRAM的功耗。

但是，这些方法虽然改善了8管SRAM的密度或功耗问题，但是它们没有根本上解决8管SRAM的问题。提高面积有效性和降低功耗最有效的方法之一就是采用列选结构，也称位交叉结构。这种列选结构能够使得一位的数据分成多列，减小每条位线的负载电容，并且相邻列能够共享有源区，字线和位线，数据每次读、写操作只作用于其中一列，这大大提高了阵列的面积有效性和降低了读、写功耗。同时位交叉功能配合单位的纠错码能够有效的抵抗单粒子反转。由于8管存储的差分写，单端读的操作方式，使得它不能采用列选结构，因此，在一些高密度的SRAM中，8管存储单元无法得到应用。本发明提出一种支持位交叉的8管存储单元子阵列结构，有效的解决了8管存储单元无法支持列选结构的缺点。

发明内容

本发明的目的在于提供一种支持位交叉功能的8管存储单元子阵列结构。

本发明提供的支持位交叉功能的8管存储单元子阵列结构，其单元结构包括：

一个由传统的单端8管存储单元组成的mx1子阵列，一对PMOS电源共享管，和一对NMOS放电共享管。其中：

mx1子阵列中所有8管存储单元的两个电源结点都分别与虚拟电源结点CVDD1及CVDD2相连，并且所有存储单元共享一对局部写位线LBL和LBLB，及一条读位线RBL，各个存储单元拥有自己独立的写字线WWL及读字线RWL；