[发明专利]一种基于SOI的硅控整流器ESD保护器件结构

说明书

技术领域

本发明属于半导体器件领域，涉及一种基于SOI的硅控整流器ESD保护器件结构。

背景技术

ESD(Electro-Static discharge，静电放电)是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时的设计于集成电路中，以防止集成电路因受到ESD而损坏。

随着半导体工艺制程的日益先进，在IC设计中，ESD保护受到越来越多设计者的关注。组成ESD保护电路的元器件包括电阻(Resistor)、二极管(Diode)、三极管(Bipolar)、栅极接地金氧半场效应晶体管(GGMOSFET)、栅极耦合金氧半场效应晶体管(GCMOSFET)、硅控整流器(Silicon Controlled Rectifier，SCR)等等。在众多的ESD防护器件中，硅控整流器(SCR)由于其较低的维持电压，使得在相同的面积下具有最好的ESD防护能力。

CMOS电路为了达到较低的功耗、较高的速度和集成度、较好的抗辐射性能等而采用SOI衬底。SOI衬底由于埋氧层(BOX)的存在，使得SOI器件的导热性较体硅器件变差，大大降低SOI器件和电路抗ESD保护的能力。并且SOI器件由于不存在纵向PNPN结构，因此SOI器件不存在天然的SCR(硅控整流器)结构。目前，SOI SCR器件较常用的GGMOS(Gate Grounded Metal-Oxide-Semiconductor，栅极接地金属氧化物半导体)器件具有更高的抗ESD保护的能力。

传统SOI SCR器件结构通常采用版图设计技术实现。在传统的SOI SCR器件设计中，由于需要阻断不同掺杂类型有源区表面金属硅化物，以避免各区之间短路，而会多增加一层掩膜版，相应的，在SOI SCR的制备过程中，于金属硅化物制作之前，需要在各掺杂类型有源区之间形成掩膜层(通常为光刻胶)，该掩膜层阻断该区域金属硅化物的形成，并在后续过程中被去除。该掩膜层通常称为硅化物阻挡层。由于需要额外增加一层掩膜版，使得SOI SCR的生产成本提高。

因此，提供一种基于SOI的新型硅控整流器ESD保护器件结构，以与SOI CMOS工艺兼容，实现良好的抗ESD保护能力，并降低生产成本，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI的硅控整流器ESD保护器件结构，用于解决现有技术中的SOI SCR在制备时需要额外增加掩膜版，导致生产成本提高的问题。

为实现上述目的及其他相关目的，本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括自下而上依次为背衬底、埋氧层及顶层硅的SOI衬底；所述顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：

所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层；

所述假栅极型硅化物隔离结构包括第一、第二、第三、第四、第五、第六及第七假栅极线，其中：

所述第一、第二、第三假栅极线依次平行间隔排列；所述第二假栅极线覆盖所述P阱与N阱的交界线，所述第一假栅极线外侧自左向右分别形成有第一P型重掺杂区、第三N型重掺杂区及第二P型重掺杂区；所述第三假栅极线外侧自左向右分别形成有第一N型重掺杂区、第三P型重掺杂区及第二N型重掺杂区；

所述第四、第五假栅极线分别垂直连接于所述第一假栅极线外侧，且所述第四假栅极线覆盖所述第一P型重掺杂区与第三N型重掺杂区的交界区域，所述第五假栅极线覆盖所述第三N型重掺杂区与第二P型重掺杂区的交界区域；

所述第六、第七假栅极线分别垂直连接于所述第三假栅极线外侧，且所述第六假栅极线覆盖所述第一N型重掺杂区与第三P型重掺杂区的交界区域，所述第七假栅极线覆盖所述第三P型重掺杂区与第二N型重掺杂区的交界区域；

所述第一P型重掺杂区与第二P型重掺杂区通过引线相连作为ESD保护器件的阳极；所述第一N型重掺杂区与第二N型重掺杂区通过引线相连作为ESD保护器件的阴极；

所述第三N型重掺杂区上的金属硅化物层表面形成有N阱接触部；所述第三P型重掺杂区上的金属硅化物层表面形成有P阱接触部。

可选地，所述顶层硅为P型掺杂层，所述顶层硅的部分区域直接作为所述P阱。