[发明专利]一种高写入速度低静态功耗抗单粒子翻转的SRAM单元

说明书

技术领域

本发明属于集成电路技术领域，涉及一种SRAM单元，具体涉及一种高写入速度低静态功耗抗单粒子翻转的SRAM单元。

背景技术

随着工艺技术的不断发展，时钟频率也不断加快，集成电路的关键尺寸不断减小，器件敏感结点临界电荷也随之减小，单粒子效应引起的软错误将更加显著。和组合逻辑电路相比，存储器和锁存器更容易受到单粒子翻转的影响。对于应用于特殊领域(航天航空、军事等)的存储芯片来说，有必要对存储单元采取抗辐照加固措施。高性能的存储单元应该具有临界电荷大，读写速度快，翻转恢复时间短，功耗低的特点。Jahinuzzaman发表的(Jahinuzzaman S M，Rennie D J，Sachdev M.A soft error tolerant 10T SRAM bit-cell with differential read capability[J].Nuclear Science，IEEE Transactions on Nuclear Science，2009，56(6)：3768-3773.)^[1]中提到的Quatro-10T单元静态功耗和静态噪声容限高的特点，但是写入延迟较大，并且存储节点对不同电平的翻转恢复能力有很大的差别，存储节点难以从低电平到高电平的跳变中恢复，控制节点难以从高电平到低电平的跳变中恢复。Whitaker发表的(S.Whitaker，J.Canaris and K.Liu，“SEU Hardened Memory Cells for a CCSDS Reed Solomon Encoder，”IEEE Transactions on Nuclear Science，vol.38，No.6，pp.1471-1477，Dec.1991.)^[2]中提到的WHIT单元具有很好的单粒子翻转稳定性，但是电路中存在DC通路，静态功耗非常大。Zhang发表的(Guohe Zhang，Jun Shao，Feng Liang and Dongxuan Bao，“A novel single event upset hardened CMOS SRAM cell，”IEICE Electronics Express，Vol.9，No，3，140-145，2012.)^[3]中提到的存储单元，具有恢复时间短的优点，但写入时间较长，面积花费大。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，该SRAM单元写入时间短，并且恢复时间短。

为达到上述目的，本发明所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点、第二存储节点、第一控制节点、第二控制节点、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及电源VDD；

所述第一PMOS管的栅极及漏极分别与第二控制节点及第一控制节点相连接，第一PMOS管的源极及衬底与电源VDD相连接；

所述第二PMOS管的栅极及漏极分别与第一控制节点及第二控制节点相连接，第二PMOS管的源极及衬底与电源VDD相连接；

所述第三PMOS管的栅极及漏极分别与第一控制节点及第五PMOS管的源极相连接，第三PMOS管的源极及衬底与电源VDD相连接；

所述第四PMOS管的栅极及漏极分别与第二控制节点及第六PMOS管的源极相连接，第四PMOS管的源极及衬底与电源VDD相连接；

所述第五PMOS管的栅极接地，第五PMOS管的漏极及衬底分别与第一存储节点及电源VDD相连接；

所述第六PMOS管的栅极接地，第六PMOS管的漏极及衬底分别与第二存储节点及电源VDD相连接；

所述第一NMOS管的栅极及漏极分别与第二存储节点及第一存储节点相连接，第一NMOS管的源极及衬底接地；

所述第二NMOS管的栅极及漏极分别与第一存储节点及第二存储节点相连接，第二NMOS管的源极及衬底接地；

所述第三NMOS管的栅极及漏极分别与第一存储节点及第一控制节点相连接，第三NMOS管的源极及衬底接地；

所述第四NMOS管的栅极及漏极分别与第二存储节点及第二控制节点相连接，第四NMOS管的源极及衬底接地；