[发明专利]一种高写入速度低静态功耗抗单粒子翻转的SRAM单元

权利要求书

1.一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在于，包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点(A)、第二存储节点(B)、第一控制节点(C)、第二控制节点(D)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)、第六PMOS管(P6)及电源VDD；

所述第一PMOS管(P1)的栅极及漏极分别与第二控制节点(D)及第一控制节点(C)相连接，第一PMOS管(P1)的源极及衬底与电源VDD相连接；

所述第二PMOS管(P2)的栅极及漏极分别与第一控制节点(C)及第二控制节点(D)相连接，第二PMOS管(P2)的源极及衬底与电源VDD相连接；

所述第三PMOS管(P3)的栅极及漏极分别与第一控制节点(C)及第五PMOS管(P5)的源极相连接，第三PMOS管(P3)的源极及衬底与电源VDD相连接；

所述第四PMOS管(P4)的栅极及漏极分别与第二控制节点(D)及第六PMOS管(P6)的源极相连接，第四PMOS管(P4)的源极及衬底与电源VDD相连接；

所述第五PMOS管(P5)的栅极接地，第五PMOS管(P5)的漏极及衬底分别与第一存储节点(A)及电源VDD相连接；

所述第六PMOS管(P6)的栅极接地，第六PMOS管(P6)的漏极及衬底分别与第二存储节点(B)及电源VDD相连接；

所述第一NMOS管(N1)的栅极及漏极分别与第二存储节点(B)及第一存储节点(A)相连接，第一NMOS管(N1)的源极及衬底接地；

所述第二NMOS管(N2)的栅极及漏极分别与第一存储节点(A)及第二存储节点(B)相连接，第二NMOS管(N2)的源极及衬底接地；

所述第三NMOS管(N3)的栅极及漏极分别与第一存储节点(A)及第一控制节点(C)相连接，第三NMOS管(N3)的源极及衬底接地；

所述第四NMOS管(N4)的栅极及漏极分别与第二存储节点(B)及第二控制节点(D)相连接，第四NMOS管(N4)的源极及衬底接地；

所述第五NMOS管(N5)的栅极、漏极及源极分别与时钟信号输入端、第一存储节点(A)及信号输入端相连接，第五NMOS管(N5)的衬底接地；

所述第六NMOS管(N6)的栅极、漏极及源极分别与时钟信号输入端、第二存储节点(B)及信号输出端相连接，第六NMOS管(N6)的衬底接地。

2.根据权利要求1所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在于，信号写入和读出时，通过时钟信号输入端输出的时钟信号控制第五NMOS管(N5)和第六NMOS管(N6)进行信号写入和信号读出。

3.根据权利要求1所述的高写入速度低静态功耗抗单粒子翻转的SRAM单元，其特征在于，所述第一PMOS管(P1)、第二PMOS管(P2)、第一NMOS管(N1)及第二NMOS管(N2)组成了一个存储单元的存储主体结构，第三PMOS管(P3)、第四PMOS管(P4)、第四NMOS管(N4)及第三NMOS管(N3)组成了存储单元主体结构的负反馈回路。