[发明专利]用于电路设计中的静态时序分析的方法和系统

说明书

本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。

技术领域

本发明的实施例总体上涉及电路设计，并且特别涉及用于电路设计中的静态时序分析的方法和系统。

背景技术

静态时序分析(Static Timing Analysis，STA)是电路设计中的重要部分。已经开发了大量用于STA的工具和方法。STA过程的主要目的是通过分析路径的延迟，计算出电路设计的各项时序性能指标，以发现违反时序要求的路径。计算电路设计中各个路径的路径延迟(path delay)是STA的基础。路径包括一个或多个器件，例如门(gate)。路径的延迟可以基于路径中的器件延迟来确定。器件延迟可以被事先确定和存储，例如存储在标准单元库(Standard Cell Library)中，并且可在STA过程中被访问和使用。

已知的是，器件延迟通常随着不同的输入模式/条件而变化。以三输入异或门(XOR3)为例，其第一输入端到输出端的延迟通常与第二输入端和第三输入端的输入值相关。具体地，在第二输入端和第三输入端的输入模式为“11”(即，这两个输入值均为“1”)、“10”或“01”(即，这两个输入值中一个为“0”、另一个为“1”)以及输入模式“00”(即，这两个输入值均为“0”)的情况下，第一输入端到输出端的延迟通常是不同的。对于其他电路器件同样存在这种情况。

在传统的STA方法中，路径延迟是通过将路径中的各个器件的最大器件延迟相加而获得的。换言之，每个个体器件都被假设达到最大器件延迟。这样得到的路径延迟随后被用来确定路径是否满足时序需要。然而，基于最大器件延迟的传统STA方法所得到的路径延迟往往是“悲观的”。也就是说，路径的实际最大延迟可能小于所计算的路径延迟。例如，在某些情况下，路径中的某些器件不可能同时达到最大器件延迟。悲观的路径延迟计算影响了STA的准确性，并且可能指示不会现实发生的时序违例。为此，将要花费不必要的努力对电路设计进行优化，并且可能增加运行时间和晶片尺寸。

发明内容

总体上，本发明的实施例提出一种用于电路设计中的静态时序分析的技术方案。

在本发明的一个方面，提供一种用于在电路设计的静态时序分析STA中计算路径延迟的方法。所述方法包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。

在本发明的另一方面，一种用于在电路设计的静态时序分析STA中计算路径延迟的系统。所述系统包括：连接关系确定单元，被配置为确定所述电路设计的路径中的第一器件与第二器件的连接关系；延迟约束生成单元，被配置为基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及路径延迟计算单元，被配置为使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。

根据本发明的实施例，可以利用器件中的连接关系生成相连器件的延迟约束。根据这样的延迟约束，可以确定在实际中不可能出现的器件延迟(例如，最大器件延迟)或其配对。由此，可以在计算路径延迟时将不可能出现的器件延迟排除在考虑范围之外。以此方式，可以有效地消除路径延迟计算中的悲观性，从而提高STA的准确性，进而改善时序优化的效率。本发明的其他特征和优点将通过下文描述而变得容易理解。

附图说明