[发明专利]用于电路设计中的静态时序分析的方法和系统

权利要求书

1.一种用于在电路设计的静态时序分析STA中计算路径延迟的方法，所述方法包括：

确定所述电路设计的路径中的第一器件与第二器件的连接关系，其中所述路径在先前STA中的先前路径延迟超出时序要求所规定的预期延迟，并且其中确定所述电路设计中的路径中的第一器件与第二器件的连接关系包括：

将所述先前路径延迟超出所述预期延迟的时间量与预定阈值进行比较；以及

响应于所述时间量低于所述预定阈值，确定所述第一器件与所述第二器件的所述连接关系；

基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及

使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。

2.根据权利要求1所述的方法，其中基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束包括：

响应于所述第一器件的第一输入端与所述第二器件的第二输入端直接连接而生成第一延迟约束，所述第一延迟约束规定：所述第一器件延迟所对应的所述第一输入端的输入值与所述第二器件延迟所对应的所述第二输入端的输入值应当相同。

3.根据权利要求1所述的方法，其中基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束包括：

响应于所述第一器件的第三输入端与所述第二器件的第四输入端与相同的寄存器相关而生成第二延迟约束，所述第二延迟约束规定：所述第一器件延迟所对应的所述寄存器的第一状态与所述第二器件延迟所对应的所述寄存器的第二状态应当相同。

4.根据权利要求1所述的方法，其中基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束包括：

基于所述连接关系以及所述第一器件和第二器件中至少一个的器件类型而生成所述延迟约束。

5.根据权利要求4所述的方法，其中所述第一器件在所述路径中位于所述第二器件的上游，并且其中基于所述连接关系以及所述第一器件和第二器件中至少一个的器件类型而生成所述延迟约束包括：

若所述第一器件延迟为给定值会导致所述第一器件的输出将被所述第二器件截断，则生成第三延迟约束，所述第三延迟约束排除所述第一器件延迟取所述给定值的可能性。

6.根据权利要求5所述的方法，其中所述第二器件具有“或”运算功能和“与”运算功能之一。

7.根据权利要求1所述的方法，其中基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束包括：

通过扫描所述电路设计的逻辑锥的至少一部分，确定所述电路设计中的不可行输入模式；

获取与所述第一器件延迟的候选值相对应的第一组输入模式；

获取与所述第二器件延迟的候选值相对应的第二组输入模式；以及

通过从所述第一组输入模式和所述第二组输入模式中排除所述不可行输入模式而生成所述延迟约束。

8.根据权利要求1所述的方法，其中在所述先前STA中，所述第一器件延迟是所述第一器件的最大器件延迟、并且所述第二器件延迟是所述第二器件的最大器件延迟，并且其中使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟包括：

响应于确定所述延迟约束在所述先前STA中被违反，通过更新所述第一器件延迟和所述第二器件延迟中的至少一个，来重新计算所述路径的路径延迟。

9.根据权利要求8所述的方法，还包括：

基于重新计算的路径延迟对所述路径进行时序优化。