[发明专利]一种半导体器件的制作方法

说明书

技术领域

本发明涉及一种器件的制作方法，特别涉及一种半导体器件的制作方法。

背景技术

在半导体技术中，提高半导体器件的性能是一个很重要的课题。随着关键尺寸以及栅极氧化层不断的缩小，导致载流子的迁移率大大降低，从而引起器件开态电流的降低并导致器件性能的退化。对于纳米级高性能半导体工艺来说，简单的缩小关键尺寸的大小，已经无法满足器件性能的要求，尤其是PMOS器件或NMOS器件，因为空穴迁移率比电子迁移率要低两倍。锗的电子迁移率是硅中的2倍，空穴迁移率是硅的4倍，所以锗硅工艺被提出，该工艺可以通过提高载流子的迁移率来提高器件性能，是纳米级高性能工艺中最为重要和核心的工艺技术。其中，嵌入式锗硅技术通过在PMOS晶体管或者或NMOS晶体管的源漏区形成锗硅应力层，能够提高沟道空穴的迁移率而成为PMOS或NMOS应力工程的主要技术之一。

现有技术中揭示了在硅衬底上刻蚀出U型腔后，在腔上外延生长锗硅层，从而形成源极和漏极，锗硅应力层越大，在锗硅层应力的作用下，半导体材料中空穴的迁移率就越大，由于空穴与电子总是成对出现，空穴迁移率增加必然导致电子的移动率增加，从而可以提高半导体器件的导电性能。

发明内容

为了增大锗硅应力层，本发明提供一种半导体器件的制作方法，包括以下步骤：

步骤S1：提供一衬底；

步骤S2：在衬底上形成图案化的掩膜光阻；

步骤S3：对步骤S2掩膜光阻露出的衬底进行刻蚀，形成U型腔；

步骤S4：将步骤S2形成掩膜光阻去除；

步骤S5：利用热氧化技术对步骤S3形成的U型腔进行表面氧化处理，以在U型腔表面形成一层氧化层；

步骤S6：刻蚀步骤S5形成的氧化层，以扩大步骤S5的U形腔的容积；

步骤S7：采用硅或锗或者锗硅合金在所述步骤S6中扩大容积的U形腔中进行外延生长。

作为优选，所述S6中的刻蚀采用湿法刻蚀。

作为优选，所述步骤S3中刻蚀采用等离子气体刻蚀。

作为优选，所述衬底为硅衬底或锗衬底。

作为优选，所述半导体器件为PMOS器件或NMOS器件。

与现有技术相比，本发明的有益效果是：通过在刻蚀后形成的U型腔上通过表面氧化处理形成一层氧化层，然后将这层氧化层刻蚀去除，使得原有的硅或锗衬底中硅或锗的量减小，扩大了所述U型腔的腔内容积，同时增大了可以用于生长锗硅层的表面积，增大了锗硅层的量，从而增大了锗硅应力层；此外本发明通过氧化衬底材料并去除该氧化层，减少了锗硅层与沟道的距离，减少了锗硅层与沟道中间衬底材料的量，提高了电性能。本发明特别适用于在40nm技术节点及以下高性能半导体器件的设计。

附图说明

图1为本发明提供的半导体器件的腔结构的处理方法流程图；

图2为本发明提供的刻蚀形成的U型腔结构示意图；

图3为本发明提供的在U型腔结构上形成氧化层的示意图；

图4为本发明提供的刻蚀去除U型腔结构上氧化层的示意图；

图5为本发明提供的在U型腔结构内生长锗硅层示意图；

图中：1-氧化层、2-U型腔、3-衬底、4-栅极、5-间隔柱，6-锗硅层。

具体实施方式

以下将对本发明的带有一种半导体器件的制作方法作进一步的详细描述。

下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图采用非常简化的形式且使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参照图1，本发明提供一种半导体器件的的制作方法，包括以下步骤：

步骤S1：请参考图2，提供一衬底3；

步骤S2：在衬底3上形成图案化的掩膜光阻；