[发明专利]高速缓存cache存储器系统及访问缓存行cache line的方法

说明书

技术领域

本发明涉及计算机技术，尤其涉及一种高速缓存cache存储器系统及在该cache存储器系统中访问缓存行cache line的方法。

背景技术

中央处理器(Central Process Unit，CPU)在运算时需要从主存(main memory)中读取数据，由于主存的读写速度比CPU的操作速度慢得多，使得CPU的处理能力不能充分发挥，为了缓和CPU的操作速度和主存读写速度不匹配的矛盾，通常在CPU和主存之间设置高速缓存(cache)存储器。

cache存储器与主存之间以缓存行(cache line)为单位进行数据交换，缓存行也可以称为缓存块(cache block)。当CPU读取数据或者指令时，将读取到的数据或指令保存到cache line中。当CPU第二次需要读取相同或相近的数据时可以从相应的cache line获得数据。由于CPU访问cache的速度远超过访问主存速度，从而大大提升了系统整体性能。

cache存储器包括标签随机接入存储器(Tag RAM)和数据随机接入存储器(Data RAM)，其中，Tag RAM用于存储cache中cache line的索引地址(Index Address)，Data RAM用于存放cache中cache line的数据。CPU访问cache工作流程为先访问Tag RAM来判断cache line是否在cache中，如果命中则直接去Data RAM中取数据；如果没命中，则去主存中取数据。

相干集线器接口(CHI，Coherent Hub Interface)是一种总线互连协议，用于连接多个片上系统(System on Chip，SoC)，是一种可扩展的网络结构。CHI协议中将cache line状态分为5类，依次为无效(Invalid，I)状态、独占(Unique Clean，UC)状态、修改独占(Unique Dirty，UD)状态、共享(Shared Clean，SC)状态和修改共享(Shared Dirty，SD)状态，其中，I状态用于指示该cache line中不存在数据；UC状态用于指示该cache line只存在于一个缓存cache中且该cache line包括干净数据，干净数据是指该数据从主存中读出来后没有被修改，仍然与主存中的数据保持一致；UD状态用于指示该cache line只存在于一个 cache中且该cache line包括脏(dirty)数据，脏数据是指该数据从主存中读出来后被修改，与主存中的数据不一致；SC状态用于指示该cache line存在于多个缓存cache中且该cache line包括干净数据；SD状态用于指示该cache line存在于多个cache中且该cache line包括脏数据。

进一步，CHI协议中定义了cache line处于上述各种状态时要求方可以对该cache line所执行的操作，该要求方通常为某一级缓存，以访问第二级缓存L2cache中cache line为例，这些操作具体包括：

1)在L2 cache中的cache line处于I状态时，无法访问该L2 cache中该cache line的数据；

2)在L2 cache中的cache line处于UC状态时，如果要求方要求访问L2 cache中该cache line的数据，该L2cache可以选择性返回该cache line的数据给要求方，即返回或者不返回该cache line的数据给要求方；

3)在L2 cache中的cache line处于UD状态时，如果要求方要求访问L2 cache中该cache line的数据，该L2 cache必须返回该cache line的数据给要求方；

4)处于SC或SD状态的cache line的数据不能被修改，除非将处于SC或SD状态的cache line转化成其他状态，并且根据数据一致性原则，任意一级缓存中处于SC或SD状态的cache line的数据都是最新的。