[发明专利]一种POS‑PHY接口设备及设计方法

说明书

技术领域

本发明涉及一种计算机接口设计，特别是涉及一种POS-PHY 接口设备及设计方法。

背景技术

POS-PHY(Packet over SONET(SDH)-Physical layer) 是一种在同步光

纤网络SONET(Synchronous Optical Network) 上实现链路层和物理层之间报文

传递的接口。POS-PHY 接口有着广泛的应用领域。例如，POS-PHY 可作为通信领域VDSL(Very-high-bit-rate Digital Subscriber Loop，甚高速数字用户环网) 中网络处理器(NP，Network Processor) 和VDSL 数字信号处理器(DSP，Digital Signal Processing)芯片的接口。或者将POS-PHY 接口用于新ADSL(Asymmetric Digital Subscriber Loop，非对称数字用户环路) 的接入系统设备中。

POS-PHY 接口时钟的通常频率为50MHz。在一个连接网络处理器(NPNetworkProcessor) 和信号处理器DSP(digital Signal Processor) 的POS-PHY 接口设备中，如果NP 和DSP 在一块PCB(Printed Circuit Board，印刷电路板) 单板上，由于走线距离短且拓扑结构简单，可以实现50Mbps 的数据传输率。为了节省成本，实际中通常会尽可能复用NP，此时采用POS-PHY 背板方案，使得多个DSP 共用一个NP。但在多个DSP 共用一个NP的情况下，NP 和DSP 分属于不同的PCB 单板，这时由于支持热插拔需要增加接口芯片，导致POS-PHY 接口拓扑结构变得相对复杂，时延增加；同时，由于连接不同芯片的走线距离加

长，信号的延迟也增大，最终导致POS-PHY 接口上背板的设计数据传输速率一般最大达到40Mbps，不能到达与POS-PHY 接口时钟频率50MHz 一致的数据传输速率50MHz。

鉴于此，如何在采用POS-PHY 背板方案时提高POS-PHY 接口数据传输速率就成为本领域技术人员亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种POS-PHY 接口设备及设计方法，用于解决现有技术中采用POS-PHY 背板方案时无法达到最大POS-PHY 接口数据传输速率的问题。

为实现上述目的及其他相关目的，本发明提供一种POS-PHY 接口设备，所述POS-PHY 接口设备包括一块主控卡和至少一块业务卡；所述主控卡上的芯片通过背板上的POS-PHY 总线与所述业务卡上的芯片相连；所述POS-PHY 接口设备的时钟驱动芯片位于所述主控卡，接口时钟信号从所述时钟驱动芯片经过主控卡上的热插拔时钟芯片和业务卡上的热插拔时钟芯片到达所述业务卡芯片；所述接口时钟信号经过FPGA 延时电路后到达所述主控卡的芯片，所述FPGA 延时电路使得所述接口时钟信号延时预设时间段后到达所述主控卡的芯片，所述预设时间段为接口时钟信号从所述时钟驱动芯片到达所述业务卡芯片的时间。

可选地，所述主控卡芯片与所有所述业务卡芯片的走线长度和所述时钟驱动芯片与所有所述业务卡芯片的走线长度差异不超过0.5 英寸。

可选地，所述预设时间段包括所述主控卡的热插拔时钟芯片产生的延时值、业务卡上的热插拔时钟芯片产生的延时值、以及所述时钟驱动芯片与所述业务卡芯片的走线产生的延时值之和。

可选地，所述FPGA 延时电路通过门电路延时实现。

可选地，所述FPGA 延时电路通过锁相环与门电路延时共同实现。

可选地，所述主控卡上的芯片为网络处理器芯片，即NP 芯片。

可选地，所述业务卡上的芯片为数据信号处理芯片，即DSP 芯片。

本发明提供一种POS-PHY 接口设计方法，应用于一块主控卡通过背板上的

POS-PHY 总线与至少一块业务卡相连的接口设备，所述POS-PHY 接口设计方法包括：主控卡芯片和业务卡芯片同一个时钟源；通过FPGA 延时电路使得时钟信号到达所述业务卡的时钟相位与所述时钟信号到达所述主控卡芯片的时钟相位一致。