[发明专利]改善SiGe CMOS工艺中PMOS器件的电学性能的方法

说明书

技术领域

本发明涉及深亚微米CMOS半导体高性能工艺制程的优化设计，特别涉及如何优化设计SMT(Stress Memorization Technology，应力记忆技术)工艺集成，使得SMT应力不会作用于SiGe，减少SiGe错位的产生，提升锗硅对器件沟道载流子迁移率的应力影响，提高PMOS器件的电学性能。 

背景技术

随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，通常包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等以获得更快的器件速度。但是随着超大规模集成电路技术发展至超深亚微米级时，特别是90纳米及以下技术节点时，减小沟道长度会带来一系列问题，为了控制短沟道效应，会在沟道中掺以较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程的广泛研究用来提高载流子的迁移率，从而达到更快的器件速度，并满足摩尔定律的规律。 

上世纪80年代到90年代，学术界就已经开始基于硅基衬底实现异质结构研究，直到本世纪初才实现商业应用。其中有两种代表性的应力应用，一种是由IBM提出的双轴应力技术(Biaxial Technique)；另一种是由Intel提出的单轴应力技术(Uniaxial Technique)，即SMT(Stress Memorization Technology)对NMOSFET的沟道施加张应力提高电子的迁移率，选择性(或嵌入)外延生长锗硅SiGe对PMOSFET沟道施加压应力提高空穴的迁移率，从而提高器件的性能。 

目前，对于锗硅外延生长工艺的研究主要集中于如何提高锗硅中锗的浓度， 锗的浓度越高，晶格失配越大，产生的应力越大，对载流子迁移率的提高越显著；另外，锗硅的形状，从U-型发展到∑-型，∑-型的锗硅更加接近多晶硅的边缘，即靠近器件沟道，应力越直接作用于器件沟道的载流子，对器件性能的提升明显。但是，锗硅工艺过程中，由于外延工艺本身，或者后续的工艺(比如说高浓度离子注入、SMT热处理等)都会使得锗硅性成错位缺陷，造成锗硅应力的释放、减弱，削弱了应力对器件沟道载流子的影响，PMOS器件性能退化。 

在传统高性能锗硅CMOS工艺中，锗硅对PMOS施加压应力，而SMT对NMOS施加张应力，提高了器件的电学性能。高性能锗硅CMOS工艺开发过程中我们发现，传统工艺中的SMT技术是在源漏离子注入之后，在N/PMOS上整体沉积一层张应力的氮化硅层，然后通过热处理使得张应力施加于器件的沟道。对于NMOS，SMT张应力有利于电子迁移率的提升，但对于PMOS，尤其对于锗硅，受到SMT的张应力，同时其本身会产生往沟道方向的压应力，两者应力的作用，使得锗硅出现错位缺陷，造成锗硅应力的释放、减弱，削弱了应力对器件沟道载流子的影响，PMOS器件性能退化。在锗硅外延生长后的TEM照片显示外延工艺本身并不会产生错位缺陷，而在器件制作完成后TEM显示严重的错位缺陷。 

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善SiGe CMOS工艺中PMOS器件的电学性能的方法。 

为了实现上述技术目的，根据本发明，提供了一种改善SiGe CMOS工艺中PMOS器件的电学性能的方法，其特征在于包括依次执行下述步骤： 

第一步骤：在衬底中形成浅沟槽隔离； 

第二步骤：对衬底进行阱注入以在衬底中形成N型阱或P型阱； 

第三步骤：在衬底上制作栅极氧化层，并在栅极氧化层上淀积栅极多晶硅，并进行栅极多晶硅的光刻，从而形成栅极结构； 

第四步骤：通过原子淀积在衬底表面生成二氧化硅保护层； 

第五步骤：对衬底进行I/O轻掺杂注入以形成I/O器件漏轻掺杂结构； 

第六步骤：制作用于PMOS的第一栅极侧墙； 

第七步骤：进行PMOS轻掺杂注入以形成PMOS器件漏轻掺杂结构； 

第八步骤：执行SMT预处理并随后执行锗硅外延生长工艺； 

第九步骤：制作第二栅极侧墙； 

第十步骤：对硅进行NMOS轻掺杂注入以形成NMOS器件漏轻掺杂结构； 

第十一步骤：进行源漏注入并进行热处理形成源漏极。 

优选地，第八步骤包括：首先进行SMT光刻；随后执行NMOS低温碳离子注入以形成非晶态；随后进行锗硅生长阻挡氮化硅层沉积，所述锗硅生长阻挡氮化硅层为SMT张应力氮化硅层；然后进行锗硅工艺处理。