[发明专利]一种时分复用高速LVDS端口电路

说明书

技术领域

本发明涉及一种端口电路，特别是一种时分复用高速LVDS端口电路，属于数模转换器技术领域。

背景技术

应用于无线通信设备和雷达等军用设备的数模转换器的输入端口输入数模转换器的数字数据。当数模转换器的分辨率较高时，其输入端口的数量也相应较多。随着数模转换器转换速率越来越高，其端口大多采用差分端口以降低噪声，这进一步增多了端口的数目。在多核应用中，传统的数模转换器为每一个转换器核配置相应的数据端口，使其端口数目倍增。过多的端口影响了数模转换器的应用难度，且增加了电路的封装成本。

在一般的应用中，高速数模转换器的输入端口都采用LVDS信号，其优点是速度高、功耗低、噪声小，可以低电源供电，时序定位准确，并有较强的抑制电磁干扰的能力。每对LVDS端口包括差分的两路信号，接收器一般为高直流输入阻抗，全部的驱动电流都流经100Ω的终端匹配电阻，在接收器输入端产生约350mV(最大400mV)的电压。

一般来说，过多的端口增加了封装时需要引出的管脚数，增加了封转的难度和封装的成本，增加了电路封装后的尺寸，不利于电路的应用。从使用者的角度而言，过多的管脚增加了焊接的难度，也不利于应用。

发明内容

本发明解决的技术问题为：克服现有技术的不足，提供一种时分复用高速LVDS端口电路，本发明减少了多核高速高精度数模转换器输入端口数目，解决了如何通过数字控制实现多路信号发送的问题，大大提高了对数模转换器数据输入端口的利用效率。通过时分复用LVDS端口，端口数目减小为原来的四分之一，大大减小了输出端口的数目。

本发明的技术解决方案是：一种时分复用高速LVDS端口电路，包括：一级接收电路、第一二级接收电路、第二二级接收电路、第三二级接收电路、第四二级接收电路和控制电路；

一级接收电路的输入端与外部信号连接，控制电路的输入端与外部时钟信号电连接，第一二级接收电路、第二二级接收电路、第三二级接收电路和第四二级接收电路的数据输入端均与一级接收电路的输出端电连接，控制信号输入端均与控制电路的输出端电连接；

一级接收电路在第一时钟信号一个时钟周期内的第一个1/4周期至第四个1/4时钟周期依次接收四组标准LVDS信号，并对接收到的信号进行信号采集和电平平移，将外部LVDS信号电平转换为标准CMOS电平后，将一个周期长度的信号同时输出给第一二级接收电路～第四二级接收电路；控制电路接收第一时钟信号生成第一控制信号～第四控制信号，利用第一控制信号～第四控制信号分别控制第一二级接收电路～第四二级接收电路；

第一二级接收电路～第四二级接收电路分别接收第一控制信号～第四控制信号，在同一个时钟周期内依次工作，接收一级接收电路的输出信号并输出。

所述一级接收电路包括：预放大器、源跟随器、比较器、第一伪差分放大器和第二伪差分放大器；

预放大器接收外部标准LVDS信号，对外部标准LVDS信号中的两路差分信号分别采样并放大N1倍后输出给源跟随器，源跟随器对接收到的两路差分信号进行电平平移，将两路差分信号的电平平移至比较器可处理的电平范围内，比较器接收电平平移后的两路差分信号，将两路差分信号放大N2倍后，将两路差分信号中的正数据输出给第一伪差分放大器，负数据输出给第二伪差分放大器，第一伪差分放大器和第二伪差分放大器将接收到的数据电平转换成CMOS电平后输出，所述1.7>N1>1.2，N2>20；

所述控制电路包括倍频器和译码电路；

倍频器的输入端与外部时钟信号连接，译码器的输入端与外部时钟信号和倍频器输出端连接，译码电路的四个输出端分别与四个第二级接收电路的控制端连接；

倍频器接收第一时钟信号并对该信号倍频，生成第二时钟信号，译码电路接收第一时钟信号和第二时钟信号，并将第一时钟信号和第二时钟信号作为一个二进制码字进行2-4译码，输出四路控制信号，分别为第一控制信号～第四控制信号，作为第一二级接收电路～第四二级接收电路的控制信号，所述第一控制信号～第四控制信号时间长度均为一个时钟周期，其中第一控制信号在该时钟周期的第一个1/4周期有效，第二控制信号在该时钟周期的第二个1/4周期有效，第三控制信号在该时钟周期的第三个1/4周期有效，第四控制信号在该时钟周期的第四个1/4周期有效。

所述第一二级接收电路～第四二级接收电路为相同的带复位比较器。

所述第一二级接收电路～第四二级接收电路接收第一控制信号～第四控制信号，在同一个时钟周期内依次工作，接收一级接收电路的输出信号并输出，具体为：