[发明专利]一种时分复用高速LVDS端口电路

权利要求书

1.一种时分复用高速LVDS端口电路，其特征在于包括：一级接收电路、第一二级接收电路、第二二级接收电路、第三二级接收电路、第四二级接收电路和控制电路； 

一级接收电路的输入端与外部信号连接，控制电路的输入端与外部时钟信号电连接，第一二级接收电路、第二二级接收电路、第三二级接收电路和第四二级接收电路的数据输入端均与一级接收电路的输出端电连接，控制信号输入端均与控制电路的输出端电连接； 

一级接收电路在第一时钟信号一个时钟周期内的第一个1/4周期至第四个1/4时钟周期依次接收四组标准LVDS信号，并对接收到的信号进行信号采集和电平平移，将外部LVDS信号电平转换为标准CMOS电平后，将一个周期长度的信号同时输出给第一二级接收电路～第四二级接收电路；控制电路接收第一时钟信号生成第一控制信号～第四控制信号，利用第一控制信号～第四控制信号分别控制第一二级接收电路～第四二级接收电路； 

第一二级接收电路～第四二级接收电路分别接收第一控制信号～第四控制信号，在同一个时钟周期内依次工作，接收一级接收电路的输出信号并输出。 

2.根据权利要求1所述的一种时分复用高速LVDS端口电路，其特征在于：所述一级接收电路包括：预放大器、源跟随器、比较器、第一伪差分放大器和第二伪差分放大器； 

预放大器接收外部标准LVDS信号，对外部标准LVDS信号中的两路差分信号分别采样并放大N1倍后输出给源跟随器，源跟随器对接收到的两路差分信号进行电平平移，将两路差分信号的电平平移至比较器可处理的电平范围内，比较器接收电平平移后的两路差分信号，将两路差分信号放大N2倍后，将两路差分信号中的正数据输出给第一伪差分放大器，负数据输出给第二伪差分放大器，第一伪差分放大器和第二伪差分放大器将接收到的数据电平转换成CMOS电平后输出，所述1.7>N1>1.2，N2>20。 

3.根据权利要求1所述的一种时分复用高速LVDS端口电路，其特征在于：所述控制电路包括倍频器和译码电路； 

倍频器的输入端与外部时钟信号连接，译码器的输入端与外部时钟信号和倍频器输出端连接，译码电路的四个输出端分别与四个第二级接收电路的控制端连接； 

倍频器接收第一时钟信号并对该信号倍频，生成第二时钟信号，译码电路接收第一时钟信号和第二时钟信号，并将第一时钟信号和第二时钟信号作为一个二进制码字进行2-4译码，输出四路控制信号，分别为第一控制信号～第四控制信号，作为第一二级接收电路～第四二级接收电路的控制信号，所述第一控制信号～第四控制信号时间长度均为一个时钟周期，其中第一控制信号在该时钟周期的第一个1/4周期有效，第二控制信号在该时钟周期的第二个1/4周期有效，第三控制信号在该时钟周期的第三个1/4周期有效，第四控制信号在该时钟周期的第四个1/4周期有效。 

4.根据权利要求1所述的一种时分复用高速LVDS端口电路，其特征在于：所述第一二级接收电路～第四二级接收电路为相同的带复位比较器。 

5.根据权利要求1所述的一种时分复用高速LVDS端口电路，其特征在于：所述第一二级接收电路～第四二级接收电路接收第一控制信号～第四控制信号，在同一个时钟周期内依次工作，接收一级接收电路的输出信号并输出，具体为： 

第一二级接收电路接收第一控制信号，并在第一时钟信号第一个1/4周期内工作，接收一级接收电路输出信号中第一个1/4时钟周期内的数据进行处理后输出，第二二级接收电路接收第二控制信号，并在第一时钟信号第一个1/4周期内工作，接收一级接收电路输出信号中第二个1/4时钟周期内的数据进行处理后输出，第三二级接收电路接收第三控制信号，并在第一时钟信号第一个1/4周期内工作，接收一级接收电路输出信号中第三个1/4时钟周期内的数据进行处理后输出，第四二级接收电路接收第四控制信号，并在第一时钟信号第一个 1/4周期内工作，接收一级接收电路输出信号中第四个1/4时钟周期内的数据进行处理后输出，所述处理包括：波形整形和增大输出功率。