[发明专利]移位寄存器单元、移位寄存器、栅极驱动电路和显示装置

说明书

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存器单元、移位寄存器、栅极驱动电路和显示装置。

背景技术

液晶显示器(LCD)具有重量轻，厚度薄以及低功耗等优点，广泛应用于电视、手机、显示器等电子产品中。

液晶显示器是由水平和垂直两个方向的像素矩阵构成的，液晶显示器进行显示时，通过栅级驱动电路输出栅级扫描信号，逐行进行扫描各像素。液晶显示器的驱动主要包括栅级驱动器和数据驱动器，栅级驱动器将输入时钟信号经过移位寄存器(Shift Register,SR)转换，切换成开启/关断电压，顺次施加到液晶面板的栅级线上。栅级驱动器中的移位寄存器(Shift Register,SR)用于产生扫描栅线中的扫描信号。

如图1为现有的一种移位寄存器单元的电路结构示意图，该电路由12个非晶硅制作的TFT(即图中所示的M1～M12)及一个电容组成，这种电路的结构比较复杂，需要的空间很大，无法满足窄边框要求。

发明内容

本发明的目的在于提供一种移位寄存器单元、一种包括该移位寄存器单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的显示装置，以简化移位寄存器单元的结构，有利于窄边框的设计。

为了实现上述目的，本发明提供一种移位寄存器单元，包括：

输入模块，用于在预充电阶段接收输入信号并将该输入信号输出至上拉节点；

输出模块，用于在输出阶段根据上拉节点的电位将第一时钟信号端的第一时钟信号输出至移位寄存器单元的输出端；

复位模块，用于在复位阶段根据复位信号将所述上拉结点和所述移位寄存器单元的输出端的电位拉低；

下拉模块，用于在下拉阶段根据第二时钟信号端的第二时钟信号将所述上拉节点和输出端的电位拉低；

其中，所述第一时钟信号端只在输出阶段向所述输出模块提供高电平的第一时钟信号，所述第二时钟信号端只在复位阶段或下拉阶段向所述下拉模块提供高电平的第二时钟信号。

优选地，所述下拉模块包括第七薄膜晶体管和第八薄膜晶体管，

所述第七薄膜晶体管的栅极与所述第二时钟信号端相连，所述第七薄膜晶体管的第一极与所述上拉节点相连，所述第七薄膜晶体管的第二极与低电平输入端相连；

所述第八薄膜晶体管的栅极与所述第二时钟信号端相连，所述第八薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第八薄膜晶体管的第二极与所述低电平输入端相连。

优选地，所述移位寄存器单元还包括第三时钟信号端和第一降噪模块，该第一降噪模块与第三时钟信号端、移位寄存器单元的输出端和低电平输入端分别相连，用于在所述下拉阶段之后的降噪阶段根据第三时钟信号端的第三时钟信号拉低所述移位寄存器单元的输出端的电位；

其中，所述第三时钟信号端只在降噪阶段向所述第一降噪模块提供高电平的第三时钟信号。

优选地，所述第一降噪模块包括第九薄膜晶体管，该第九薄膜晶体管的栅极与所述第三时钟信号端相连，所述第九薄膜晶体管的第一极与所述移位寄存器的输出端相连，所述第九薄膜晶体管的第二极与所述低电平输入端相连。

优选地，所述移位寄存器单元还包括第二降噪模块和第四时钟信号端，该第二降噪模块与第四时钟信号端、上拉节点、移位寄存器单元的输出端和低电平输入端分别相连，用于在下拉阶段根据第四时钟信号端的第四时钟信号拉低所述上拉节点和所述移位寄存器单元的输出端的电位，

所述第二时钟信号端只在复位阶段向所述下拉模块提供高电平的第二时钟信号，所述第四时钟信号端只在下拉阶段向所述第二降噪模块提供高电平的第四时钟信号。

优选地，所述第二降噪模块包括第五薄膜晶体管和第六薄膜晶体管，

所述第五薄膜晶体管的栅极与所述第四时钟信号端相连，所述第五薄膜晶体管的第一极与所述上拉节点相连，所述第五薄膜晶体管的第二极与所述低电平输入端相连；

所述第六薄膜晶体管的栅极与所述第四时钟信号端相连，所述第六薄膜晶体管的第一极与所述移位寄存器单元的输出端相连，所述第六薄膜晶体管的第二极与所述低电平输入端相连。

优选地，所述输入模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极和第一极均与所述移位寄存器单元的输入端相连，所述第一薄膜晶体管的第二极与所述上拉节点相连。

优选地，所述输出模块包括第三薄膜晶体管和电容，