[发明专利]一种超结器件的制备方法

说明书

技术领域

本发明涉及半导体器件制备领域，具体涉及一种超结器件的制备方法。

背景技术

功率半导体器件是不断发展的功率电子系统的内在驱动力。尤其是在节约能源、动态控制、噪音减少等方面。功率半导体主要应用于对能源与负载之间的能量进行控制，并且拥有精度高、速度快和功耗低的特点。IC技术近十年的高速发展，使功率半导体器件结构和性能得以不断完善。为满足对能量的合理使用，如电子系统的微型化和电子管理系统(如能量储存)，在过去的二十年里，功率器件取得了飞跃式的发展。尤其是功率MOSFET(Metal‐Oxide‐Semiconductor Field Effect Transistor，金属‐氧化物‐半导体场效应晶体管)，自从20世纪70年代问世以来，以其优越的电特性(例如输入阻抗高、关断时间短等)在许多应用领域取代了传统的双极型晶体管(BJT)。在功率电路中，功率MOSFET主要用作开关器件，由于它是多子器件，所以其开关功耗相对较小。但是它的通态功耗则比较高，要降低通态功耗，就必须减小导通电阻R_ON。因此，功率MOSFET要进一步发展，就必须有效地降低导通电阻。

超结(Super Junction)结构采用交替的PN结结构取代单一导电类型材料作为漂移区，在漂移区引入了横向电场，使得器件漂移区在较小的关断电压下即可完全耗尽，击穿电压仅与耗尽层厚度及临界电场有关。因此，在相同耐压下，超结结构漂移区的掺杂浓度可以提高一个数量级，同时在同样的击穿电压下只需要更薄的EPI(外延层)作为漂移区，从而大大降低了器件的比导通电阻‐Rsp，同时提高了FOM(figure of merit，品质因数)值。

目前超结结构主要由两种工艺实现：多次外延和深槽外延，制造的难点主要在于形成具有高深宽比的P柱区和N柱区。

多次外延方法是在N+衬底上采用多次外延方式生长需要厚度的漂移区，且在每次外延后进行局部的P型离子注入，最后退火形成连续的P柱。该方法工艺复杂，需要进行多次外延工艺以及多次离子注入工艺，耗时长，成本高，且难以降低晶胞面积。

深槽外延方法是在一定厚度的N型外延层(漂移区)上刻蚀深槽，然后在深槽中进行P型外延生长。该方法相对多次外延工艺方法简单，也降低了成本，但刻蚀深宽比大的沟槽工艺难度大。目前，刻蚀具有高深宽比的沟槽需要采用深反应离子刻蚀(DRIE，Deep Reactive Ion Etching)设备，但是该类设备代价昂贵，不可避免的增加了生产成本。同时，由于刻蚀形成的沟槽深宽比很大，也给深槽外延填充带来难度：在填充过程中，由于沟槽顶部开口较小，且深度较深，因此用以填充的P型外延层极易在沟槽顶部形成堆积，进而将顶部堵塞，但是沟槽底部并没有得到很好的填充，导致填充不充分形成空洞层，影响器件的性能。

因此，如何在降低生产成本的前提下，制备出高深宽比的P柱和N柱一直为本领域技术人员所致力研究的方向。

发明内容

本发明公开了一种超结器件的制造方法，该方法能够形成高深宽比的P柱区和N柱区，但不需要刻蚀高深宽比的沟槽，工艺简单，有效减小器件的元胞尺寸，降低导通电阻，减小成本。

为了实现上述技术效果，本发明采用的技术方案为：

一种半导体器件的制备方法，其中，包括如下步骤：

步骤S1：提供一具有第一导电类型的第一外延层，该外延层的顶部覆盖有一层保护层，对所述保护层和所述外延层进行部分刻蚀，以在保护层和第一外延层中形成若干间隔开的沟槽；

步骤S2：在所述沟槽底部和侧壁制备一层具有第二导电类型的第二外延层，且使位于所述沟槽底部的至少部分第二外延层暴露在外；

步骤S3：进行离子注入工艺，以将位于所述沟槽底部的至少部分第二外延层反型为第一导电类型；

步骤S4：制备具有第一导电类型的第三外延层覆盖在所述第二外延层上表面，并将所述沟槽剩余部分完全填充；

步骤S5：进行平坦化处理，使所述第三外延层与所述第二外延层的顶部高度齐平。

上述的制备方法，其中，在所述步骤S4中进一步包含在生长所述第三外延层之前移除所述保护层，使得生长的所述第三外延层覆盖所述第二外延层和所述第一外延层的上表面，并将所述沟槽剩余部分完全填充。

上述的制备方法，其中，所述步骤S4中生长的所述第三外延层进一步覆盖所述保护层，所述步骤S5进一步包含移除所述保护层。