[发明专利]一种超结器件的制备方法有效
申请号: | 201410623747.2 | 申请日: | 2014-11-06 |
公开(公告)号: | CN104409334A | 公开(公告)日: | 2015-03-11 |
发明(设计)人: | 王代利 | 申请(专利权)人: | 中航(重庆)微电子有限公司 |
主分类号: | H01L21/04 | 分类号: | H01L21/04;H01L21/336 |
代理公司: | 上海申新律师事务所 31272 | 代理人: | 吴俊 |
地址: | 401331 重庆*** | 国省代码: | 重庆;85 |
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摘要: | |||
搜索关键词: | 一种 器件 制备 方法 | ||
1.一种半导体器件的制备方法,其特征在于,包括如下步骤:
步骤S1:提供一具有第一导电类型的第一外延层,该外延层的顶部覆盖有一层保护层,对所述保护层和所述外延层进行部分刻蚀,以在保护层和第一外延层中形成若干间隔开的沟槽;
步骤S2:在所述沟槽底部和侧壁制备一层具有第二导电类型的第二外延层,且使位于所述沟槽底部的至少部分第二外延层暴露在外;
步骤S3:进行离子注入工艺,以将位于所述沟槽底部的至少部分第二外延层反型为第一导电类型;
步骤S4:制备具有第一导电类型的第三外延层覆盖在所述第二外延层上表面,并将所述沟槽剩余部分完全填充;
步骤S5:进行平坦化处理,使所述第三外延层与所述第二外延层的顶部高度齐平。
2.如权利要求1所述的制备方法,其特征在于,在所述步骤S4中进一步包含在生长所述第三外延层之前移除所述保护层,使得生长的所述第三外延层覆盖所述第二外延层和所述第一外延层的上表面,并将所述沟槽剩余部分完全填充。
3.如权利要求1所述的制备方法,其特征在于,所述步骤S4中生长的所述第三外延层进一步覆盖所述保护层,所述步骤S5进一步包含移除所述保护层。
4.如权利要求1所述的制备方法,其特征在于,在所述步骤S1中提供的所述第一外延层的初始厚度大于实际需要的厚度,且在所述步骤S3中进行离子注入之后,位于侧壁上的未被反型的所述第二外延层在竖直方向上的高度不高于所述第一外延层的上表面。
5.如权利要求1所述的制备方法,其特征在于,在所述步骤S1中,提供的所述第一外延层的初始厚度等于实际需要的厚度,且在所述步骤S3中进行离子注入工艺之后,位于侧壁上的未被反型的所述第二外延层在竖直方向上的高度不低于所述第一外延层的上表面。
6.如权利要求1所述的制备方法,其特征在于,在所述第一外延层的底部还形成具有第一导电类型的衬底,该衬底不与所述沟槽的底部形成接触,且该衬底的离子掺杂浓度要大于所述第一外延层。
7.如权利要求1所述的制备方法,其特征在于,步骤S1中还包含在所述第一外延层底部还形成具有第二导电类型的衬底和缓冲层,所述缓冲层位于所述衬底和所述第一外延层之间,并与所述沟槽的底部形成接触。
8.如权利要求1所述的制备方法,其特征在于,所述第三外延层与所述第一外延层的离子掺杂浓度相同。
9.如权利要求1所述的制备方法,其特征在于,所述第二外延层的离子掺杂浓度小于所述第一外延层的离子掺杂浓度。
10.如权利要求1所述的制备方法,其特征在于,所述沟槽的宽度为1um~100um,所述沟槽的深度为0.1um~100um。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造