[发明专利]存储器单元、电路以及制造存储器单元的方法

说明书

技术领域

本公开涉及分栅式存储器单元，每个分栅式存储器单元均包含选择晶体管部和浮置栅极晶体管部。选择晶体管部包括选择栅极，而浮置栅极晶体管部包括浮置栅极和控制栅极。

背景技术

所谓的“分栅式”存储器单元传统上由热电子注入(或者“热载流子注入”)进行编程。相比于隧道效应编程，热电子编程具有时间短的优点，比隧道效应编程大约短100倍。相比于隧道效应编程的若干毫秒而言，通过热电子注入的存储器单元的编程时间通常在若干微秒的量级。

在热电子编程期间，存储器单元的两个晶体管部彼此合作以将电荷注入浮置栅极。选择晶体管部具有导电沟道(其中有电流出现)，其包括高动能电子，称作“热电子”。当该电流到达浮置栅极晶体管部的导电沟道时，在由施加至控制栅极的电压创建的横向电场的影响下，注入区出现在高能电子被注入浮置栅极的位置。

图1示出了在存储器阵列的字线WL_i中的传统的分栅式存储器单元C1_i,j的布置。存储器单元的选择晶体管ST部的选择栅极SG连接至选择线SL_i，而浮置栅极晶体管FGT部的控制栅极CG连接至控制栅极线CGL_i。选择晶体管部的漏极D连接至位线LB_j，以及浮置栅极晶体管FGT部的源极S连接至源极线SCL_i。选择SL_i、控制栅极CGL_i以及源极SCL_i线并行且链接至字线的所有存储器单元。位线BLj横切于线SL_i、CGL_i、SCL_i并且还连接至属于其他字线(未示出)的存储器单元。

选择线SL_i接收选择电压VS_i，控制栅极线CGL_i接收栅极电压VG_i，以及源极线SCL_i接收源极电压VSC。电压VG通常为高，例如10V，以在浮置栅极晶体管FGT部的沟道中产生支持(favor)将电子注入浮置栅极的横向电场。电压VSC足够高，例如4V，以保证存储器单元的传导性。电压VS通常设置为大于选择晶体管部的阈值电压的值，例如，在1V和3V之间。编程电流经过存储器单元和位线BL_j。在与电流相反的方向上流动(circulate)的电子流经过选择晶体管部的沟道，直到电子流到达进入浮置栅极晶体管部的沟道的注入点。

尽管具有良好的注入性能，分栅式存储器单元具有比传统的闪存单元占用更多的半导体表面、以及由热电子注入进行编程但仅包含一个控制栅极的缺点。

美国专利5,495,441公开了一种所谓的“分栅式”存储器单元，其选择晶体管部被垂直布置以减少存储器单元的占用面积(footprint)。图2对应于该文档的图7，并且示出了这种存储器单元的结构的截面图。图2中的参考标号是前述文档的原图7的参考标号。图2中示出的存储器单元C2包括在衬底上方形成由多晶硅(polycrystalline silicon)制成的浮置栅极FG(28)之后在衬底(27)中蚀刻的沟槽。该沟槽已经用氧化物层(200a，200b)覆盖。之后，由多晶硅制成的导电层(26)已经沉积在整个存储器单元上。导电层(26)具有在沟槽中延伸并形成垂直选择栅极SG的部分、在浮置栅极FG(28)上方延伸并且形成水平控制栅极CG的部分、形成存储器单元的选择线SL的导电层的剩余部分。在衬底中注入的掺杂区域(21)形成位线BL，以及在沟槽底部处注入的掺杂区域(20)形成与位线BL(21)平行的“源极位线”SBL。因此，存储器单元C2包括具有长度为L1的垂直沟道的选择晶体管ST部、以及具有长度为L2的水平沟道的浮置栅极晶体管FGT部，两个协作以形成具有长度为L1+L2的沟道的晶体管。由相同导电层(26)形成两个晶体管FGT、ST部的控制CG和选择SG栅极，因而形成单个组件。存储器单元C2是与存储器单元C2’一起形成的，存储器单元C2’链接到相同的选择线SL(26)以及到相同的位线BL(21)，但是到不同的“源极位线”SBL’(20)。

如图3所示，存储器单元C2、C2’的这种结构的存储器阵列架构明显不同于图1所示的传统架构。两个成对的存储器单元的选择晶体管ST部的源极S连接至与位线BL(21)平行的“源极位线”SBL(20)、SBL’(20)。存储器单元的选择线SL(26)、以及栅极SG(26)和CG(26)处于相同电势，因而栅极SG和CG形成单一的选择/控制栅极。