[发明专利]一种闪存可靠性的筛选测试方法

说明书

技术领域

本发明涉及半导体缺陷检测领域，尤其涉及一种闪存可靠性的筛选测试方法。

背景技术

在集成电路制造领域，随着集成电路的特征尺寸不断降低，芯片集成度不断提高，传统的生产模式、工艺材料、器件模型以及测试方法等均面临诸多挑战。

快闪存储器(Flash Memory)是一种常见的半导体集成电路，广泛应用于移动电话、工业设备、电讯设备以及移动存储卡等领域的存储装置，与通用随机存储器不同，闪存的特点是非易失性。由于闪存一般用来存储设备的工作程序和相关非常重要的数据，对与其配合的电子产品极其重要。所以相关领域对闪存的读和写是否正确要求是非常严格，对闪存进行检测，已成为与之相关的电子产品出厂前的重要程序。

由于目前快闪存储器不断地朝着高集成度和高容量存储单元的方向发展，制作过程中引入缺陷的概率也随之提升，在存储晶圆测试中，对缺陷筛选的相关测试主要有：

1、存储器单元操作测试：

写入：栅极正高压，漏极正高压(如图1a所示)；

擦除：栅极负高压，阱为正高压，漏极是浮动设置(如图1b所示)；

读取：栅极正高压，漏极是正低压(如图1c所示)；

2、施加电压力的测试(主要针对干扰(disturb)测试，以及TOX质量的检测)

字线应力测试

位线应力测试

阱应力测试

对NOR型快闪存储器的可靠性测试失效统计发现，造成早期失效问题(主要会出现在10次以内的擦除/编程循环)的最主要缺陷因素是电介质层的缺陷。然而现有的晶圆测试项目中，缺乏有效的对这一区域缺陷的筛除，当栅极与漏极间的电压差不够大时，无法有效筛选出电介质中存在的缺陷，导致后续使用过程中BL通孔到控制栅极间的烧坏，出现可靠性问题，然而如果在晶圆测试中增加5-10次的擦除/编程循环，将会很大程度的增加测试时间，测试成本随之增加。

中国专利(CN101630534A)记载了一种用于非易失性存储器可靠性测试的方法，包括如下步骤：在K个分别具有N_m个区块的非易失性存储器的每一个中分别选取N个区块，对被选取的K×N个区块分别执行T次测试程序，得到测试数据，根据测试数据，统计知性测试程序次数与该次数的测试中累计发生失效的区块数目之间的数据关系并绘制测试曲线，确定等效失效区块数目判断标准，在测试曲线中读出执行次数数值对应的失效数目，将得到的失效数目与等效失效区块数目判断标准相比较，判断是否合格。

上述专利涉及到的一种半导体器件的可靠性测试方法，但并未涉及到通过于栅极与漏极之间施加电压应力来发现闪存芯片缺陷的技术特征。

发明内容

鉴于上述问题，本发明提供一种闪存可靠性的筛选测试方法，其特征在于，包括以下步骤：

步骤S1：提供若干待测闪存芯片；

步骤S2：将所述若干待测闪存芯片的所有地址单元均写入0；

步骤S3：在每个所述待测闪存芯片的栅极和漏极之间均施加一个电压应力并保持预定的时间段；

步骤S4：通过对所述若干待测闪存芯片中的每一个地址单元均进行擦除操作以筛选出具有介质层缺陷的待测闪存芯片。

上述的方法，其中，所述步骤S2还包括：读取所有地址单元的内容，并判断每个地址单元的内容是否为0，如果是，则进行步骤S3，如果不是，则输出错误信息，该芯片测试结束。

上述的方法，其中，所述电压应力的值大于10V。

上述的方法，其中，在所述步骤S3中，将所述待测闪存芯片的栅极接入负电压，将所述待测闪存芯片的漏极接入正电压以产生所述电压应力。

上述的方法，其中，所述负电压大于-10V，所述正电压小于10V。

上述的方法，其中，所述预定的时间段为20-200ms。

上述的方法，其中，所述待测闪存芯片为NOR型闪存芯片。

综上所述，通过在字线(栅极)与位线(漏极)之间施加特定的电压应力，使得栅极与漏极间的电压应力足够大和足够的安全时间，这样就可以筛选出闪存芯片中电介质层的缺陷，避免造成闪存芯片在使用过程中BL(位线)通孔到控制栅间被烧坏，出现可靠性的问题，缩短了传统的测试的时间，提高了产品的可靠性。

附图说明

图1a-1c是现有存储器单元操作是示意图；

图2是本发明闪存芯片应力测试流程图；

图3是施加应力示意图；

图4是NOR型快闪存储器阵列。

具体实施方式