[发明专利]一种提高像素单元中积分电容容值的版图设计方法

说明书

技术领域

本发明涉及集成电路版图设计领域，尤其涉及一种像素单元中积分电容的版图设计方法。

背景技术

在由探测器阵列和读出电路芯片组成的光成像系统中，探测器阵列产生的光电流直接注入到读出电路像素单元的电容中进行存储、积分，以便进行后续的信号放大、处理和读出，该积分电容的大小决定了输出信号的动态范围，为了得到大的动态范围，要求积分电容很大，但是受硅材料、工艺和像元面积的限制，积分电容一般很难做得很大，增加电容的方法主要通过增加像元面积的形式，但是会随之增加芯片的面积，从而降低了单位面积的像素阵列个数，降低了电路的分辨率。

发明内容

针对上述问题，本发明提出了一种像素单元中积分电容版图设计方法，以达到提高像素单元中积分电容，满足电路的要求。

为解决上述技术问题，本发明提供一种提高像素单元中积分电容容值的版图设计方法，其特征是，包括以下步骤:

1）初步布局像素单元：确定像素单元的大小，将其分成9个区域，确定信号线、电源地线、与探测器互连点在9个区域的位置；确定像元电路里有源器件的位置；在像元里所有空置或与其它器件、连线不相关的地方设计成积分电容；

2）4×4像元阵列的版图：调用初步布局的像素单元版图，组成4×4中心对称的像元阵列版图，调整相邻像素单元的共用部分靠边放置便于共用，减少有源器件、连线在单个像素单元所占的面积，尽可能增加积分电容的面积，计算积分电容的面积；

3）积分电容计算：根据工艺条件，将多个积分电容堆叠在一起，形成并联关系，计算各自的电容，相加后得到版图设计电容值C5；

4）版图设计电容与电路设计电容比较：将电路设计要求的电容值C6和版图设计电容值C5进行比较；如果C5≥C6，则说明版图设计的电容值满足电路要求，进行第5步骤设计；如果C5<C6，则说明版图设计的电容值不满足电路要求，电路需要根据版图设计的最大电容值对相应的电路进行调整，版图根据调整的电路重新进行步骤1）、2）、3）的设计；

5）最终的像元版图：按照最终确定的积分电容结构和像元布局详细布线，完成单个像元设计，优化共用线的位置，完成4×4像元阵列的版图设计，版图符合设计规则要求，将4×4像元阵列的版图作为新的像素单元基准。

步骤1）中，确定信号线、电源地线、与探测器互连点在9个区域的位置，将信号线放置在9个区域中其中两侧的两个相互平行的区域中，电源地线放置在9个区域中另外两侧的两个相互平行的区域中，使信号线和电源地线相互垂直。

互连点放置在9个区域的中心。

互连点呈圆形或正多边形，考虑到工艺加工，可以是正方形，或其他正多边形，如正八边形。

步骤2）中,调用初步布局的像素单元版图，通过平移、镜像的方式，形成4×4中心对称的像元阵列版图。

像素单元为正方形。

步骤3）中,多个堆叠在一起的积分电容包括：晶体管电容C1、双多晶电容C2、金属和多晶的寄生电容C3、多层金属间的寄生电容C4。

本发明所达到的有益效果：

本发明的方法，在不增加像素单元面积的条件下，通过像素单元阵列的优化设计提高积分电容的面积，以及采用多个电容的并联设计来提高电容，提高了像素单元单位面积的电容，提高了电路的动态范围。

附图说明

图1 是像素单元9区域示意图。

图2 是像素单元布局示意图。

图3 是4×4像元阵列中心对称示意图。

图4是积分电容结构示意图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

以某读出电路的像素单元中积分电容设计为例进行说明，该读出电路的像元尺寸为30μm×30μm。

1、像素单元的布局设计：确定像素单元的大小，一般为正方形，尺寸为30μm×30μm，将像元分成9个区域，见图1，一般将信号线11上下放置在1、2、3及7、8、9区域，电源地线12左右放置在1、4、7及3、6、9区域，互连点13设计成正方形或正八边形，放置在中心5区域，确定像元电路里有源器件14的位置，一般上下放置在1、2及7、8区域，像元里所有空置的地方或与其它器件、连线不相关的地方设计成积分电容15，见图2。