[发明专利]CDM静电保护电路

说明书

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种CDM静电保护电路。

背景技术

集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD)，从而使得集成电路受到静电的损伤。

ESD通常由高压电势(例如几千伏)放电产生，并且导致短持续时间高电流的脉冲。ESD测试模型通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路，HBM类型的ESD脉冲上升时间大约为10ns；第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作MM(machine model)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生，这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护，而CDM类型的ESD脉冲上升时间为小于0.2ns。

HBM类型和MM类型的ESD保护电路通常通过和IC输入/输出引脚耦接的放电电路实现，从而将IC输入/输出引脚上的静电释放掉，减小IC静电对内部的功能单元的损伤。而对于CDM类型ESD，电荷通常积聚在衬底内，因此CDM ESD保护电路需要将电荷从衬底内释放掉。为了保护IC免受CDM ESD的损伤，在现有技术中，如图1所示，通常将衬底(GND端)和输入/输出引脚13之间设置ESD保护单元11，ESD保护单元11包括两级保护电路，两级保护电路之间通过串联一电阻12，ESD保护单元在衬底和输入/输出引脚13之间形成放电通道，该放电通道在IC正常工作期间不工作，即表现出低泄露，即高电阻率，在ESD放电期间工作，即表现出低电阻率，形成放电通路，从而将衬底内的电荷释放。但是，由于ESD脉冲的电压太高，时间太短，功能单元10的MOS晶体管的栅氧非常容易被击穿。

同样的，在图2中所示的ESD静电保护电路，尽管在功能单元20的衬底(接GND端)和输入/输出引脚23之间设置了ESD静电保护单元21，静电保护单元21的两级保护电路之间串联一电阻22。在产生静电脉冲时，功能单元20中的MOS晶体管的栅氧很容易被击穿。

发明内容

本发明的目的在于，提供一种CDM静电保护电路，避免电路中短时间内上升的静电脉冲高电压导致功能单元的MOS晶体管的栅氧被击穿。

为解决上述技术问题，本发明提供一种CDM静电保护电路，包括：

输入/输出引脚、电源输出端、接地端以及功能单元，所述功能单元分别与所述输入/输出引脚、所述电源输出端和所述接地端连接；

第一级保护单元，所述第一级保护单元分别与所述电源输出端和所述接地端连接；

第二级保护单元，所述第二级保护单元分别与所述电源输出端和所述接地端连接，并且，所述第一级保护单元与所述第二级保护单元之间串联有一电感线圈；以及

钳位电路，所述钳位电路与所述电源输出端和所述接地端连接。

可选的，所述电感线圈为环形结构。

可选的，所述电感线圈为金属线圈或多晶硅线圈。

可选的，所述电感线圈位于所述功能单元和所述输入/输出引脚之间。

可选的，所述电感线圈位于所述输入/输出引脚下方，贴近所述输入/输出引脚。

可选的，所述第一级保护单元包括第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极相连。

可选的，所述第一PMOS晶体管的栅极通过电阻接电源输出端，所述第一NMOS晶体管的栅极通过电阻接地。

可选的，所述第二级保护单元包括第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管和所述第二NMOS晶体管的漏极相连。

可选的，所述第二PMOS晶体管的栅极和源极接电源输出端，所述第二NMOS晶体管的栅极和源极接地。

可选的，所述第一级保护单元包括第一NMOS晶体管，所述第一NMOS晶体管的漏极接所述输入/输出引脚。

可选的，所述第二级保护单元包括第二NMOS晶体管，所述第二NMOS晶体管的漏极接所述输入/输出引脚。

可选的，所述钳位电路包括电阻、电容和NMOS晶体管，所述NMOS晶体管的栅极连接所述电阻和所述电容。

可选的，所述功能单元包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管的栅极相连，所述栅极连接所述输入/输出引脚。