[发明专利]一种制备TSV立体集成RDL电镀掩膜的厚胶工艺

说明书

技术领域

本发明属于微电子技术领域，具体为一种制备TSV立体集成RDL电镀掩膜的厚胶工艺。

背景技术

目前应用于TSV立体集成的RDL布线普遍通过电镀工艺制备，电镀过程中掩膜质量的好坏是实现高质量RDL的关键，为提高TSV立体集成中超薄晶圆的电互连特性以及TC(Thermal cycling)和HTS(High Temperature Storage)等可靠性，要求RDL线条厚度高达20μm以上。然而，制备如此厚的电镀掩膜，掩膜的均匀性、光刻分辨率、侧壁陡直度将是影响RDL电镀工艺的关键。

“用于微器件加工的AZ4620厚胶光刻工艺研究(《半导体技术》2005年第7期)”探讨了厚胶光刻的方法，文中采用的方法能较好地控制正性光刻胶图形，光刻精度高且去胶方法简单。但此方法的主要问题是：AZ4620一次涂胶厚度有限，无法满足电镀20μm以上RDL线条的需求。专利“半导体封装用厚胶膜旋涂方法(NO.201110022450)”写道：可采用两次特殊的涂胶方式，使两次不同厚度的胶膜进行互补，来获取均匀性高的厚胶膜。但其主要问题是：一是由于光刻胶具有流动性，胶膜的形貌时刻处于动态变化，仅通过控制涂胶方式难以获取理想胶膜，工艺参数窗口不明确，且此种方法所得胶层内部应力较大；二是一次涂胶后没有经过烘焙直接进行二次涂胶，如果转速控制不当，表层胶很大一部分将会被甩出，最终导致二次涂胶厚度增加不明显，难以制备用于TSV立体集成RDL电镀所需的厚胶掩膜。

此外“SU-8厚胶光刻工艺研究”一文对影响SU-8光刻胶光刻质量的工艺因素进行了研究，制备的SU-8光刻胶掩膜形貌侧壁陡直，深宽比大(>10)，分辨率高。但此方法制作RDL电镀掩膜的缺点是：一是SU-8厚胶存在较大内应力，特别是用于TSV立体集成中厚度小于100μm的超薄晶圆，当其厚度与胶层厚度接近时，会发生严重弯曲甚至裂片；二是SU-8胶在电镀液中的热熔胀效应会导致电铸结构线宽减小，严重影响电镀图形尺寸的精确性；三是经烘焙工艺后SU-8胶会高度交联，难以被彻底去除。尤其是电镀完成后，专用去胶剂也无能为力，这样会造成后续UBM层去除不彻底，残留的金属可能会导致器件短路，严重影响器件的可靠性。虽然，“SU-8胶膜去除技术(《微细加工技术》2007年第1期)”一文中提出了若干SU-8胶去除方法，但该文中方法会损伤金属互连，且去胶方法复杂难以与TSV立体集成工艺相兼容。

“微加工厚光刻胶掩膜电镀工艺研究(《电镀与涂饰》2005年第7期)”介绍了溢出电镀二次涂覆薄层光刻胶再光刻方法。其流程是一次涂胶光刻后溢出电镀至电镀结构顶端稍微超过光刻胶掩膜平面，然后二次涂覆薄层胶并用与光刻胶掩膜锥台结构的下底面相仿尺寸的掩膜板进行再光刻，最后进行二次溢出电镀。但该方法的问题有：一是采取两次光刻和电镀，很难保证高质量外形结构线条，且工艺过程较为繁琐；二是二次涂胶薄胶层覆盖电镀结构均匀性较差，光刻后掩膜高度不一致，很难保证溢出电镀后表面的平整度；三是该方法对电镀结构表面和光刻胶之间的高度差要求较为严格，对工艺过程受控程度要求较高，导致制备效率低。

因此现有厚胶掩膜制备技术无法满足TSV立体集成中RDL电镀对厚度较大、均匀性较高、侧壁陡直的掩膜需求，且去胶繁琐，无法与TSV立体集成工艺相兼容、成本较高的不足，

发明内容

针对现有技术中存在的问题，本发明提供一种掩膜厚度更大、均匀性更高，工艺参数窗口更好把握且对工艺受控程度要求较低，去胶方法简单，能与IC工艺兼容，不会损伤芯片金属互连层的制备TSV立体集成RDL电镀掩膜的厚胶工艺。

本发明是通过以下技术方案来实现：

一种制备TSV立体集成RDL电镀掩膜的厚胶工艺，包括如下步骤，首先在TSV盲孔电镀晶圆的绝缘层表面依次溅射Ti粘附层和Cu种子层；接着采用两次涂胶和两次烘焙的方式制备厚胶膜，一次低速涂覆厚层光刻胶，二次高速涂覆薄层光刻胶，两次烘焙的时间和温度依据上下两层胶层的厚度比例而变化，底层胶层累计烘焙时间和表层胶层烘焙时间之比为两者厚度之比；然后进行曝光、显影和坚膜工艺制备RDL电镀掩膜。

优选的，一次低速涂覆厚层光刻胶包括如下三个步骤，

步骤1，转速控制为400rpm-600rpm，时间为4s-8s；

步骤2，控制最低转速为1000rpm，旋涂时间为30s-40s；

步骤3，步骤2旋涂之后，在100℃±5℃的温度下进行一次烘焙，时间3-4min。

进一步，在一次烘焙后1min进行二次高速涂覆薄层光刻胶。