[发明专利]半导体衬底、器件及其制造方法

说明书

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体衬底、器件及其制 造方法。

背景技术

随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这 会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增 加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟 道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发 显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟 道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪 比下降等问题。

SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底 形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性 能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体 效应(FloatingBodyEffect)，难以满足器件高度集成化的要求，此外，由 于嵌入了二氧化硅层，其器件的散热性能受到影响。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体衬底、 器件及其制造方法。

一种半导体衬底的制造方法，包括：

提供体衬底；

刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩膜层；

继续刻蚀衬底，以在有源区下形成开口；

填充沟槽及开口，以形成隔离和绝缘层。

可选的，刻蚀衬底，以形成有源区和沟槽，有源区的表面上形成有掩 膜层的步骤包括：

在衬底上形成第一掩膜层；

刻蚀衬底，以形成有源区和沟槽；

在有源区的侧壁上形成第二掩膜层的侧墙。

可选的，体衬底为体硅衬底，继续刻蚀衬底，以在有源区下形成开口 的步骤包括：先进行各向同性的干法刻蚀；而后至少进行一次选择性刻蚀， 选择性刻蚀的步骤包括：进行带角度的锗离子注入，并选用对锗具有高选 择性的硅锗刻蚀剂进行湿法腐蚀。

可选的，湿法刻蚀的刻蚀剂为HF、H2O2、CH3COOH和H2O的混合溶 液。

可选的，在填充沟槽之前，还包括步骤：去除有源区侧壁上的掩膜层； 进行氧化工艺。

可选的，采用HARP、TEOS或HDP氧化物填充沟槽及开口，以形成 隔离和绝缘层。

此外，本发明还提供了利用半导体衬底形成半导体器件的方法，在利 用上述任一方法形成半导体衬底后，去除有源区的上表面上的掩膜层；在 有源区上形成器件结构。

此外，本发明还提供了利用上述方法形成的半导体衬底，包括：

体衬底；

体衬底中的有源区；

有源区间的沟槽中的隔离；

有源区端部下、与隔离相接的绝缘层。

可选的，还包括：氧化物层，位于衬底与隔离及绝缘层之间。

此外，本发明还提供了一种半导体器件，包括上述半导体衬底，以及 有源区上的器件结构。

本发明实施例提供的半导体衬底、器件及其制造方法，利用体衬底在 有源区端部的下方刻蚀出开口，在进行填充后，在有源区端部的下方形成 绝缘层，这样，在有源区上形成器件后，由于绝缘层的存在，明显减小了 器件的漏电流和功耗，增加了器件的集成度，起到类似SOI器件的效果。 而与SOI器件相比，具有更好的散热性能且避免了浮体效应的产生，且避 免了SOI晶圆成本过高的限制。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描 述中将变得明显和容易理解，其中：

图1示出了根据本发明实施例的半导体器件的制造方法的流程图；

图2-图10示出了根据本发明实施例的半导体器件的各个形成阶段的示 意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功 能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发 明，而不能解释为对本发明的限制。