[发明专利]一种RS码编码器及编码方法

说明书

本发明公开了一种RS码编码器及编码方法，包括RS码并行生成多项式系数计算模块、RS码符号串并转换模块、RS码并行计算使能产生模块和RS码符号并行计算模块；RS码并行生成多项式系数计算模块接受任意RS码生成多项式系数，完成并行生成多项式系数计算，将并行生成多项式系数传递给RS码符号并行计算模块；RS码符号串并转换模块对输入待编码信息完成串并转换，输出并行RS码信息符号；计算使能产生模块根据输入配置参数及数据时钟产生RS码并行计算模块使能信号；RS码符号并行计算模块根据RS码并行生成多项式系数及计算使能完成并行RS码校验符号计算；本发明适用于基于FPGA的高速调制器的高速RS编码，并且支持定义在不同有限域上的RS码码率自适应编码。

技术领域

本发明涉及一种RS码编码器及编码方法，属于数字信息传输技术领域。

背景技术

在通信系统前向纠错编码技术中，RS(Reed-Solomon)码是一种非二进制分组循环码，具有较好的抗突发错误能力。在基于FPGA的高速数据调制器开发时，通常采用RS码完成数据的信道编码，提高信息传输的有效性。

RS码是一种多进制BCH码，采用移位寄存器结构实现，其运算均在给定的有限域上进行。有限域由域多项式确定其运算方式，RS码编码由码长n、信息符号长度k确定其生成多项式。当对编码速率要求超过FPGA程序串行最大处理速率时，由于受FPGA工作时钟限制，需要以并行方式进行编码。现有的并行编码方法可分为两类：码字级并行编码及符号级并行编码。码字级并行编码方法相当于采用多个RS串行编码器同时进行编码，以达到较高的编码数据吞吐率，将占用大量的芯片资源；符号级并行编码方法通过每次完成多个符号的编码运算实现并行编码，进行符号级并行编码时，涉及到RS符号在有限域上的并行乘法运算。

在采用FPGA实现有限域的乘法时，通常有两种方式，一种则是利用FPGA逻辑资源实现有限域乘法器，每个FPGA工作时钟周期可完成一次乘法，在域多项式改变时需要重新生成乘法器。另一种是预先生成乘法查找表，遍历给定有限域上的所有基元素的乘法运算。采用查找表方式需要占用一定的存储资源(对位宽为m的扩展域GF(2^m)，共有2^m-1个基元素，因而查找表的大小为m×(2^m-1)²/2比特)，且每次查表只能得到一次有限域乘法结果，不便于并行实现。这两种乘法器实现方式，在采用移位寄存器结构进行RS编码时，每次仅能移入一个RS信息符号，编码速率受限。若要求每次移入多个RS码信息符号，则需要多个乘法器或存储多个查找表，且如果需要实时(FPGA程序运行时)更改域多项式，也需要存储多个查找表，都将占用较多芯片资源，且灵活性有限。

发明内容

本发明解决的技术问题是：克服现有技术不足，提供了一种实现高速的数据传输、提高通信系统的信道适应能力的高速实时可配置的RS编码器及编码方法。

为解决上述技术问题，本发明的技术解决方案如下：

一种RS码编码器，包括RS码并行生成多项式系数计算模块、RS码并行计算使能产生模块、RS码符号串并转换模块和RS码符号并行计算模块。

所述的RS码并行生成多项式系数计算模块，根据外部输入的配置参数RS码生成多项式系数及RS码符号并行度，利用线性反馈移位寄存器结构计算并行生成多项式系数。