[发明专利]一种RS码编码器及编码方法

权利要求书

1.一种RS码编码器，其特征在于：包括RS码并行生成多项式系数计算模块、RS码并行计算使能产生模块、RS码符号串并转换模块和RS码符号并行计算模块；

所述的RS码并行生成多项式系数计算模块在n-k个m位宽的寄存器R₀～R_n-k-1构成的线性反馈移位寄存器结构中完成并行生成多项式系数计算，其中n为RS码码长，k为RS码信息符号数，m为RS符号位宽，p为符号并行度，RS码并行生成多项式系数计算模块在加载有限域域多项式信号有效时，寄存器R₀～R_n-k-1分别初始化为RS码生成多项式系数g₁～g_n-k，利用外部输入的RS码生成多项式系数完成p次并行生成多项式系数计算，并将计算得到的RS码并行生成多项式系数输出到RS码符号并行计算模块，同时将系数计算完成指示信号输出到RS码并行计算使能产生模块；

所述的RS码符号串并转换模块根据外部输入的配置参数符号并行度p及RS码信息符号数k，对外部输入的待编码信息进行串并转换，每m比特构成一个RS码信息符号，并对RS码信息符号数进行计数，当计数值count小于等于k-p时，每次输出p个并行的RS码信息符号到RS码并行计算使能产生模块，否则输出k-count个并行的RS码信息符号到RS码并行计算使能产生模块；

所述的RS码并行计算使能产生模块接收RS码并行生成多项式系数计算模块输出的系数计算完成指示信号，对RS码符号串并转换模块输出的RS码信息符号数进行计数，当计数值小于等于k时，输出计算使能信号1到RS码符号并行计算模块，否则输出计算使能信号0到RS码符号并行计算模块；

所述的RS码符号并行计算模块在接收到为1的计算使能信号后，利用接收到的RS码并行生成多项式系数和并行的RS码信息符号，完成RS码的符号并行计算，RS码符号并行计算模块在接收到为0的计算使能信号后，将RS码并行生成多项式系数计算模块的各寄存器的值依次输出即得到RS码校验符号，

所述的RS码并行生成多项式系数计算模块每次计算时，寄存器R₀的值作为反馈值与g₁～g_n-k相乘得到n-k个过程值，n-k个过程值再分别与各寄存器移入值求和后作为各寄存器的更新值，其中，寄存器R_n-k-1的移入值恒为0，计算完成后每个寄存器对应p个并行生成多项式系数，与常系数1构成共(p+1)×(n-k)个RS码并行生成多项式系数。

2.根据权利要求1所述的一种RS码编码器，其特征在于：所述的RS码符号并行计算模块根据接收到RS码并行生成多项式系数，在n-k个m位宽的寄存器R₀～R_n-k-1构成的线性反馈移位寄存器结构中完成RS码校验符号的并行计算，线性反馈移位寄存器每次移入p个RS码信息符号时，与寄存器R₀～R_n-k-1的值构成(n-k+p)个符号构成的向量，每个寄存器运算时，截取该向量中的p+1个符号与该寄存器更新值时使用对应的p+1个并行生成多项式系数相乘后求和，即得到该寄存器的更新值；当移入k-count个RS码信息符号时，与寄存器R₀～R_n-k-1的值构成(n-count)个符号向量，每个寄存器运算时，截取符号向量中的k-count+1个符号与该寄存器更新值时使用对应的k-count+1个并行生成多项式系数相乘后求和，即得到该寄存器的更新值，此时寄存器R₀～R_n-k-1的值即为n-k个RS码校验符号。