[发明专利]一种阶梯型时钟信号产生电路

说明书

技术领域

本发明涉及时钟信号产生电路领域，尤其涉及一种阶梯型时钟信号产生电路。

背景技术

时钟信号是逻辑单元的基础，它用于决定逻辑单元中的状态何时更新。可是随着技术的发展，用于驱动逻辑单元的时钟信号不单只需要方波或者是占空比可调节的周期脉冲序列，有时候会需要阶梯型的时钟信号。

图1为现有技术阶梯波发生电路的结构示意图，如图1所示，阶梯波发生电路包括产生固定个数连续负脉冲的时钟脉冲发生器141、电容142和143、二极管D1和二极管D2、复位开关144及输出端145。其中，时钟脉冲发生器141的低电平为V_P，电容器142的容值C1设定为高于电容器143的容值C2，且C1+C2>1。当时钟脉冲发生器141发出第一脉冲时，输出端145的电压升至C₁/(C₁+C₂)V_P，当发出第二脉冲时，输出端145的电压升至C₁xC₂/(C₁+C₂)²V_P，当发出第三脉冲时，输出端145的电压升至C₁xC₂/(C₁+C₂)³V_P，因此当时钟脉冲发生器141发出固定个数的脉冲时，则输出上升了相应阶数的波形。随后在固定时间过后，由复位开关产生具有多个上升阶的初始化脉冲波形。但是电容142和电容143长时间工作会使得容量降低，漏电增大，使得输出的阶梯型时钟信号稳定性低，并且如果要得到不同波形的阶梯型时钟信号，就需要更换电容，操作复杂。

发明内容

鉴于上述问题的存在，本发明提供了一种阶梯型时钟信号的产生电路，其稳定性高且可以得到各种阶梯型时钟信号。

本发明提供了一种阶梯型时钟信号产生电路，所述阶梯型时钟信号产生电路包括第一电平转换器、开关模块及第二电平转换器。所述第一电平转换器，包括第一输入端、第二输入端、第三输入端及第一输出端，所述第一电平转换器的第一输入端接收第一时钟信号，所述第一电平转换器的第二输入端接收参考高电压，所述第一电平转换器的第三输入端接收参考低电压，所述第一电平转换器的第一输出端输出第一输出信号，所述第一电平转换器用于根据所述参考高电压及所述参考低电压的幅值转换所述第一时钟信号的电平。所述开关模块用于接收第一直流电压及所述第一输出信号，且所述开关模块的输出端在所述第一直流电压大于所述第一输出信号时输出所述第一直流电压，在所述第一直流电压小于所述第一输出信号时输出所述第一输出信号。所述第二电平转换器包括第四输入端、第五输入端、第六输入端及第二输出端，所述第二电平转换器的第四输入端接收第二时钟信号，所述第二电平转换器的第五输入端与所述开关模块的输出端相连，所述第二电平转换器的第六输入端接收所述参考低电压，所述第二电平转换器的输出端输出阶梯型信号。其中，所述第一直流电压大于所述参考低电压且小于所述参考高电压。

优选地，所述开关模块包括第一开关元件，所述第一开关元件接收所述第一直流电压；及第二开关元件，所述第二开关元件接收所述第一电平转换器输出的第一输出信号；其中，当所述第一输出信号高于所述第一直流电压时，所述第一开关元件导通，且所述第二开关元件截止，当所述第一输出信号低于所述第一直流电压时，所述第二开关元件导通，且所述第一开关元件截止。

优选地，所述第一开关元件为二极管，所述第一开关元件包括第一阳极及第一阴极，所述第一开关元件的第一阳极与所述第一电平转换器的第一输出端相连，所述第一开关元件的第一阴极与所述第二电平转换器的第五输入端相连。

优选地，所述第二开关元件为二极管，所述第二开关元件包括第二阳极及第二阴极，所述第二开关元件的第二阳极接收第一直流电压，所述第二开关元件的第二阴极与所述第一开关元件的第一阴极相连。

优选地，所述第一时钟信号与所述第二时钟信号的上升沿处于相同时刻。

优选地，所述第一时钟信号与所述第二时钟信号的上升沿处于不同时刻。

优选地，所述第一时钟信号与所述第二时钟信号的下降沿处于相同时刻。

优选地，所述第一时钟信号与所述第二时钟信号的下降沿处于不同时刻。