[发明专利]半导体存储器件、包括其的存储系统及其操作方法

说明书

相关申请的交叉引用

本申请要求2014年5月30日提交的申请号为10-2014-0066448的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种示例性实施例总体而言涉及一种半导体存储器件、包括该半导体存储器件的存储系统及其操作方法。

背景技术

半导体存储器件通常分类为易失性存储器件或非易失性存储器件。

易失性存储器件被认为以高的写速度和读速度进行操作，但是它们在断电时不能保持储存的数据。非易失性存储器件以相对低的写速度和读速度进行操作，但是它们不管加电或断电条件都可以保持储存的数据。非易失性存储器件的示例包括：只读存储器(ROM)、掩模型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器分类为或非(NOR)或者与非(NAND)类型。

快闪存储器享有RAM和ROM这二者的优点。例如，快闪存储器可以与RAM类似自由地编程和擦除。与ROM类似，快闪存储器即使在它们未被供电时也能保持储存的数据。快闪存储器可以广泛地用作诸如移动电话、数码照相机、个人数字助理(PDA)和MP3播放器之类的便携式电子设备的储存媒介。

为了增加半导体存储器件的集成度，已经对具有三维阵列结构的半导体存储器件进行了研究。在具有三维阵列结构的半导体存储器件的擦除操作中，通过源极线施加具有高电压电平的擦除电压。高电压可以施加至耦接在存储单元阵列的位线与页缓冲器之间的位线选择晶体管的漏区，这促使位线选择晶体管故障。因此，考虑到这样的故障和隔离层的击穿现象，应当增加位线选择晶体管的尺寸。

发明内容

本发明的示例性实施例针对一种三维半导体存储器件，其能够通过在擦除操作期间改善其特性来减小位线选择晶体管的尺寸。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储单元，其耦接在源极线与位线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至源极线；以及读写电路，其通过选择晶体管耦接至位线，并且适于在擦除操作期间将操作电压施加至选择晶体管的第一节点。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储串，其耦接在相应的位线和公共源极线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至公共源极线；位线选择晶体管，其耦接至相应的位线；以及操作电压施加电路，其适于在擦除操作期间将操作电压施加至位线选择晶体管中的每个的源区。

根据本发明一个实施例的一种操作半导体存储器件的方法可以包括：在耦接在源极线和位线之间的多个存储单元的擦除操作期间，将擦除电压施加至源极线；以及在擦除操作期间，将操作电压施加至与位线的一个节点耦接而不与多个存储单元耦接的选择晶体管的源区。

根据本发明的一个实施例的一种存储系统可以包括半导体存储器件和控制器，所述半导体存储器件包括：多个存储单元，它们串联耦接在源极线与位线之间，并且通过位线耦接至选择晶体管的第一节点；所述控制器适于响应于擦除命令而通过将操作电压施加至选择晶体管的第二节点来控制半导体存储器件以执行擦除操作。

根据本发明一个实施例的一种半导体存储器件可以包括：多个存储单元，其耦接在源极线与位线之间；读写电路，其通过位线选择单元耦接至位线，并且适于从多个存储单元读取数据和将数据写入多个存储单元；电压发生电路，其适于在擦除操作期间将第一电压施加至源极线，其中，读写电路在擦除操作期间将与第一电压具有预定的电压差的第二电压施加至位线选择单元。

附图说明

图1是图示包括半导体存储器件的存储系统的框图；

图2是图示根据本发明一个实施例的半导体存储器件的框图；

图3是图示图2中所示的存储单元阵列的一个实施例的框图；

图4是图示根据本发明一个实施例的包括在存储块中的存储串的三维图；

图5是图示图4中所示的存储串的电路图；

图6是图示根据本发明一个实施例的读写电路的框图；

图7是图示包括图2中所示的半导体存储器件的存储系统的框图；

图8是图示图7中所示的存储系统的一个应用示例的框图；以及

图9是图示包括图8中所示的存储系统的计算系统的框图。

具体实施方式