[发明专利]一种FPGA实现中时钟歪斜的快速修复方法

说明书

技术领域

本发明涉及高速超大规模集成电路的FPGA设计领域，尤其涉及FPGA实现中时钟歪斜(skew)的快速修复方法。

背景技术

随着FPGA(Field Programmable Gate Array，现场可编程门阵列)技术的迅速发展，其容量不断增大、速度不断提升、成本和功耗不断降低，FPGA被广泛应用于电子设计的各个领域。越来越多复杂系统的核心电路使用FPGA实现，以及基于FPGA进行芯片设计的原型验证。

然而，随着FPGA器件规模的不断扩大和速度的持续提升，不论是使用FPGA进行设计实现还是原型验证，越来越多的设计会遇到时序收敛问题。如何确保和改善时序收敛是当前FPGA设计的关键。

FPGA设计不同于ASIC(Application Specific Intergrated Circuits，专用集成电路)设计，其布局、布线通常是在一定约束条件下由FPGA自动布局布线工具完成的，一般FPGA用户要手工控制FPGA内所有同步时序电路布局布线仍有较大困难，所以FPGA的布局、布线结果具有一定的随机性，较容易出现时钟歪斜现象。

通常在使用FPGA综合工具进行综合设计时，将时钟信号配置在全局时钟网络上，可有效抑制时钟歪斜现象。但是为了保证和专用集成电路的结构一致，或者受到锁相环数量的限制，需要采用触发器作为分频电路。触发器作为可编程单元的组成部分，在综合过程中被分配，它与全局缓冲器的相对位置并不是确定的，所以导致分频时钟和主时钟的相对时延较大，且不确定。

因此，迫切需要寻找一种有效的方法解决FPGA设计中的时钟歪斜，以满足高速、高性能的设计要求，保证电路的正常工作。

发明内容

本发明所要解决的技术问题是在高速超大规模集成电路的FPGA设计中，分频时钟和主时钟之间的时钟歪斜过大，导致时序无法收敛。为了保证和专用集成电路的结构一致，或者受到锁相环数量的限制，需要采用触发器作为分频电路。分频触发器作为可编程单元的组成部分，在综合过程中被分配，其与主时钟的全局缓冲器的相对位置并不是确定的，所以导致分频时钟和主时钟的相对时延较大，且不确定，从而导致设计的时序不收敛。

本发明的上述目的通过以下技术方案来实现的，一种FPGA实现中时钟歪斜的快速修复方法，其特征在于包括以下步骤：

S1：对FPGA设计源码进行逻辑综合以及布局布线，得到初始的布局布线图；

S2：对初始的布局布线图进行时序分析得到初始的时序报告，查看初始的时序报告的内容来判断时序是否收敛；若时序收敛，则完成时钟歪斜修复；若时序不收敛，则执行步骤S3；

S3：在主时钟路径中插入延迟链；

S4：将FPGA设计中不用修改的模块设置为隔离模块，再次进行逻辑综合以及布局布线，得到新的布局布线图；

S5：对新的布局布线图进行时序分析得到新的时序报告，查看新的时序报告的内容来判断时序是否收敛；若时序收敛，完成时钟歪斜修复；若时序仍旧不收敛，分析主时钟网络与分频时钟网络的延迟差，转到步骤S3。

其中，所述步骤S3中，在主时钟路径插入延迟链具体为：首先在主时钟路径上插入由多个普通缓冲器组成的延迟链来调整主时钟的延迟时间，并在延迟链之后插入一个全局缓冲器；然后通过逻辑锁定功能将时钟模块锁定在FPGA中被布局布线的设定区域，并手动给时钟分配全局缓冲器。

本发明相比背景技术具有如下优点：

1.本发明通过手动插入时钟延迟链、将时钟模块锁定在设定区域以及手动给时钟分配全局缓冲器等手段，精确控制主时钟和分频时钟的相对时延，从而达到减少两个时钟之间的歪斜的目的；

2.本发明能够有效降低对硬件资源的占用，提高设计的可靠性；

3.本发明可以应用于所有基于FPGA实现的高速超大规模数字集成电路设计。

附图说明

图1是本发明实施例的FPGA设计中时钟歪斜修复的方法的示意图；

图2是在主时钟路径上插入延迟链的示意图。

具体实施方式

为了使本发明的目的、技术方案更加清楚明白，下面通过具体实施例并结合附图1和附图2对本发明的实施方式作进一步详细说明。

S1：利用QuartusII对FPGA设计源码RTL代码进行逻辑综合以及布局布线，得到初始的布局布线图；

S2：对初始的布局布线图进行时序分析得到初始的时序报告，查看初始的时序报告的内容来判断时序是否收敛；若时序收敛，则完成时钟歪斜修复；若时序不收敛，则执行步骤S3；