[发明专利]一种MOS静电保护结构及保护方法

说明书

技术领域

本发明涉及集成电路技术领域，特别是涉及一种MOS静电保护结构及保护方法。 

背景技术

在制造工艺和最终系统应用过程中，集成电路可能出现静电放电(Electrostatics Discharge，ESD)现象。ESD现象通常会引起高电压电位的放电(一般几千伏)而导致短期(一般100ns)的高电流(几安培)脉冲，这将破坏在当前集成电路中存在的脆弱器件，造成系统的功能失效。因而，对集成电路来说进行静电保护是必不可少的，各大芯片生产厂商也越来越重视芯片集成电路抗静电放电能力的设计。 

MOS器件是一种重要的静电保护器件，被广泛应用于集成电路的静电保护。目前在基于CMOS的MOS工艺下，对静电保护能力的需求越来越高。 

现有技术中，采用的MOS静电保护结构如图1和图2所示，图1为NMOS静电保护结构，图2为PMOS静电保护结构，具体结构包括：第一导电类型衬底101；结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103；所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区，由所述源极区104和漏极区分别引出源电极107和漏电极108。所述漏极区包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106。 

而在采用MOS管静电的保护电路上，HBM(人体放电模式)静电测试，目前业界已经达到6KV，如果进一步增大，现有的这种结构就不能起到保护作用，达不到使用要求。因为现有技术的这种结构，其漏极区的电阻为横向电阻，当发生静电放电时，该电阻阻值不够大，经过该电阻产生的电压降也不高，因此，静电电流减小不够多，不能很好的起到静电保护作用。 

因此，提供一种具有更强保护能力的MOS静电保护结构及保护方法是本领域技术人员需要解决的课题。 

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS静电保护结构及保护方法，用于解决现有技术中漏极区电阻小导致静电保护能力不够强的问题。 

为实现上述目的及其他相关目的，本发明提供一种MOS静电保护结构，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。 

作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的掺杂剂量在1E15atoms/cm³以上。 

作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度小于漏极区的深度。 

作为本发明的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度范围为0.1～0.25μm，所述漏极区的深度范围为0.4～3μm。 

作为本发明的MOS静电保护结构的一种优选方案，所述MOS静电保护结构包括：第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极； 

所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。 

作为本发明的MOS静电保护结构的一种优选方案，所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。 

作为本发明的MOS静电保护结构的一种优选方案，所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述重掺杂反型区形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中，所述重掺杂反型区为第一导电类型重掺杂区。 

作为本发明的MOS静电保护结构的一种优选方案，所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。 

本发明还提供一种利用MOS静电保护结构进行静电保护的方法，该方法通过漏极区中的重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。 

作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为NMOS，所述栅极、源电极、衬底均接地，所述重掺杂反型区为P型重掺杂区，所述漏电极为静电信号输入端。 

作为本发明的MOS静电保护方法的一种优选方案，所述静电保护结构为PMOS，所述栅极、源电极、衬底均接高电平，所述重掺杂反型区为N型重掺杂区，所述漏电极为静电信号输入端。