[发明专利]用以降低编程干扰的存储器装置及其编程方法

说明书

本发明公开了一种用以降低编程干扰的存储器装置及其编程方法，编程具有交替页方向的三维与非门闪存的常见问题包括背图案效应与图案诱发编程干扰。改进的编程技术可实质上降低这些问题，并于设定存储单元的阈值电压时增加准确度。提供范例技术混合「透过字线」与「透过页」编程的观点。因此，每页可由最靠近串行选择结构的存储单元开始编程，且多个偶数或奇数上的存储单元可实质上同时被编程。

技术领域

本发明是有关于一种三维与非门(NAND)闪存，且特别是有关于一种用以降低编程干扰的存储器装置及其编程方法，用以降低编程干扰与背图案效应(back-patterneffects)。

背景技术

与非门闪存为一非易失性存储器且被广泛地应用于包括移动电话、数字相机以及固态硬盘(solid-state hard drives)中。与非门(NAND)闪存的高储存密度，尤其和或非门(NOR)闪存相比，具有相当大的市场渗透率。这样的储存密度是部分由于串联存储单元串行于一接地线(ground line)与位线之间而达成，可降低需要的金属接点(metal contacts)数量。这些串行由于其与与非门栅极的相似性而一般被称为「与非门串行」。与非门串行中的每一存储单元可通过存储单元与相邻的其他的与非门串行分享的字线取得地址。在过去，与非门闪存已由一二维(平面)阵列实现，此二维平面是由字线与位线所定义，字线与位线彼此垂直交叉，存储单元是形成于交叉点。

与非门串行布局已更进一步发展，以达到具有更大的储存密度。这样的努力导致三维与非门闪存的发展，存储单元是垂直叠层于彼此的顶部。

图1绘示一三维与非门闪存以及使用多种晶体管控制的示意图。此图中绘示四页150、151、152、153(页0至页3)，包含八个与非门串行110。每个与非门串行110包括多个存储单元，例如是存储单元112。每个存储单元可使用位线140、141(BL₀与BL₁)至少其中之一、串行选择线130、131、132、133(SSL₀至SSL₃)至少其中之一与字线120、121、120n(WL₀至WL_n)至少其中之一提供地址。位线140、141可连接存储平面190、191，存储平面190、191被定义于阵列结构中的不同深度，使与不同位线相关的存储平面在一Z方向184上可叠层于彼此的顶部。在图1的实施例中，位线140(BL₀)存取平面190(平面0)，而位线141(BL₁)存取平面191(平面1)，平面191在平面190之上。此外，位线140、141可被提供于阵列结构的相对侧。

串行选择线130、131、132、133可连接串行选择晶体管135，串行选择晶体管135形成于串行选择结构中，位于阵列结构的相对侧。这些串行选择晶体管连接阵列结构于芯片上感测电路(on-chip sense circuitry)(未绘示)，感测电路附接于每一位线140、141。每一页可与一特定串行选择线相关。如图所示，页150(页0)由串行选择线130提供地址，页151(页1)由串行选择线131提供地址，页152(页2)由串行选择线132提供地址，页153(页3)由串行选择线133提供地址。如此可使串行选择线讯号传送于一特定串行选择线，以选择存储单元的一特定页(例如是一特定叠层)，有效地设定一「x」坐标于一X方向180。要注意的是，每一页可具有多个与非门串行110，每个与非门串行110具有一相关的串行选择晶体管。

连接于偶数页150、152的串行选择晶体管135可形成一第一串行选择结构于阵列的一侧，而连接于奇数页151、153的串行选择晶体管135可形成一第二串行选择结构于阵列的相对另一侧。

字线120、121、120n可连接于存储单元的栅极。因此，一字线讯号可于一选定的反及栅串行中提供一特定存储单元地址，因而设定一「y」坐标于一Y方向182。