[发明专利]晶体管的形成方法

说明书

一种晶体管的形成方法，包括：在衬底表面形成伪栅极膜；在伪栅极膜内掺杂离子，在伪栅极膜内形成掺杂区和未掺杂区，掺杂区的表面与伪栅极膜的表面齐平，未掺杂区位于掺杂区底部；在伪栅极膜内掺杂离子之后，刻蚀部分伪栅极膜直至暴露出衬底表面为止，在衬底表面形成伪栅极层；对伪栅极层的侧壁进行减薄，使未掺杂区的侧壁相对于掺杂区的侧壁凹陷；在对伪栅极层的侧壁进行减薄之后，在伪栅极层两侧的衬底内形成源漏区；在形成源漏区之后，在衬底表面形成介质层，介质层覆盖伪栅极层的侧壁，且介质层的表面与伪栅极层的表面齐平；去除伪栅极层，在介质层内形成第一开口；在第一开口内形成栅极。所形成的晶体管的性能提高。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。

对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。

为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。

然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。

发明内容

本发明解决的问题是提高所形成的晶体管的性能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在衬底表面形成伪栅极膜；在所述伪栅极膜内掺杂离子，在所述伪栅极膜内形成掺杂区和未掺杂区，所述掺杂区的表面与所述伪栅极膜的表面齐平，所述未掺杂区位于所述掺杂区底部；在所述伪栅极膜内掺杂离子之后，刻蚀部分所述伪栅极膜直至暴露出衬底表面为止，在所述衬底表面形成伪栅极层，所述伪栅极层包括未掺杂区、以及位于未掺杂区表面的掺杂区；对所述伪栅极层的侧壁进行减薄，使所述未掺杂区的侧壁相对于掺杂区的侧壁凹陷；在对所述伪栅极层的侧壁进行减薄之后，在所述伪栅极层两侧的衬底内形成源漏区；在形成源漏区之后，在所述衬底表面形成介质层，所述介质层覆盖所述伪栅极层的侧壁，且所述介质层的表面与所述伪栅极层的表面齐平；去除所述伪栅极层，在所述介质层内形成第一开口；在所述第一开口内形成栅极。

可选的，所述伪栅极膜的材料为硅；在所述伪栅极膜内掺杂的离子为硼离子；所述掺杂区的厚度小于300埃。

可选的，所述伪栅极膜的材料为无定形硅或多晶硅；所述伪栅极膜的厚度为500埃～1500埃，形成工艺为化学气相沉积工艺或物理气相沉积工艺。

可选的，对所述伪栅极层的侧壁进行减薄的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为四甲基氢氧化铵溶液，所述四甲基氢氧化铵溶液的温度小于40℃。

可选的，在所述伪栅极膜内掺杂离子的工艺为离子注入工艺，注入能量小于6KeV，注入剂量大于1E15atoms/cm²。

可选的，还包括：在所述离子注入工艺之后，采用退火工艺激活所述伪栅极膜内掺杂的离子；所述退火工艺为尖峰退火，退火温度为900℃～1100℃，退火时间为5秒～30秒。