[发明专利]一种抗软失效存储单元以及锁存器和触发器

说明书

技术领域

本发明涉及抗软失效技术领域，更具体涉及一种抗软失效存储单元以及锁存器和触发器。

背景技术

软失效主要是由于α射线进入到Si中而产生出大量载流子所引起的；因为Si材料或者管壳材料中都或多或少地含有U、Th等放射性元素，这些元素的原子核裂变时即产生出α射线；α射线可深入到Si中20～30μm，并且在每1μm内可产生10fC的电子-空穴对；产生的这些载流子电荷即可破坏存储器中所保存的数据，但这种破坏作用是暂时性的，因此称为软失效。

现有技术中抗软失效电路的主要思想包括：

(1)冗余存储单元存储信息，使得其中一个单元受到软失效的影响不会改变电路的输出。例如三重模块冗余技术，该技术只能防止3个存储单元中的一个发生软失效的情况，如果3个单元中的2个或者更多发生状态的翻转，那么该技术无法有效的起到抗软失效的作用；其次此技术虽然在过去应用广泛，但是其过大的面积开销和功耗损失导致在现阶段的应用价值大为降低。

(2)利用2个相同存储单元和输出控制电路，使得受到软失效影响时输出可以保持在高阻态，从而避免软失效的影响。例如广泛应用的C-element输出级电路单元，但所述C-element输出级电路单元存在的问题是不能完全防止所有节点的软失效。

(3)利用施密特触发器增大噪声容限的特点，降低初始输入的软失效电路，使软失效电压位于2个阈值电压之间，消除软失效。但是 由施密特触发构成的抗软失效电路存在问题，对于器件尺寸的要求较高，第一级的传输门或者电压降低电路必须将产生瞬态脉冲电压降低到施密特触发器正向阈值电压Vth+以下，否则无法起到抗软失效的作用，其中用传输门电路降低电压由于器件RC值不同，可能导致这一要求不能很好的实现；而其他的电压降低电路的面积和功耗开销太大，导致基于施密特触发器的抗软失效电路的实际应用价值并不大。

(4)改变电路中存储单元的结构，在存储单元中增加冗余存储节点，利用反馈机制防止软失效的发生。例如DICE结构和Quatro-8T结构，但DICE结构复杂，不适合于实际应用；Quatro-8T存在的对于从0到1软失效可能导致电路存储信息翻转的问题。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何有效消除存储单元软失效给电路带来的不利影响。

(二)技术方案

为了解决上述技术问题，本发明提供了一种抗软失效存储单元，包括抗软失效电路，所述抗软失效电路的NMOS管均串联一个NMOS管；

与所述抗软失效电路的第五MOS管和第六MOS管串联的第九MOS管、第十MOS管的栅极分别与所述抗软失效电路的第三MOS管、第四MOS管的栅极连接；

还包括第一反相器和第二反相器，所述第一反相器的输入端连接所述第六MOS管的漏极，其输出端连接与所述抗软失效电路的第七MOS管串联的NMOS管的栅极；所述第二反相器的输入端连接所述第五MOS管的漏极，其输出端连接与所述抗软失效电路的第八MOS管串联的NMOS管的栅极。

优选地，所述抗软失效电路包括四个上拉PMOS管，称为第一MOS 管、第二MOS管、第三MOS管、第四MOS管；所述四个上拉PMOS管的源极均接地；

所述第一MOS管、第二MOS管通过交叉耦合连接形成交叉耦合上拉PMOS管，所述第三MOS管、第四MOS管的栅极分别于所述第一MOS管和第二MOS管的漏极连接；

所述抗软失效电路还包括四个下拉NMOS管，称为第五MOS管、第六MOS管、第七MOS管、第八MOS管；所述四个下拉NMOS管的源极均接地；

所述第五MOS管、第六MOS管通过交叉耦合连接形成交叉耦合下拉NMOS管，所述第七MOS、第八MOS的栅极分别于所述第六MOS管、第五MOS管的栅极连接；所述第七MOS管、第八MOS管的漏极分别于所述第一MOS管、第二MOS管的漏极连接；所述第三MOS、第四MOS的漏极分别于所述第五MOS、第六MOS的漏极连接。

本发明还公开了一种触发器，包括抗软失效存储单元，所述抗软失效存储单元包括抗软失效电路；所述抗软失效电路的NMOS管均串联一个NMOS管；

与所述抗软失效电路的第五MOS管和第六MOS管串联的第九MOS管、第十MOS管的栅极分别与所述抗软失效电路的第三MOS管、第四MOS管的栅极连接；