[发明专利]半导体装置

说明书

技术领域

本发明涉及一种进行开关动作的沟槽栅型半导体装置的构造。

背景技术

绝缘栅型双极晶体管(IGBT)由于具有高输入阻抗、低通态电压，而用于马达驱动电路等。但是，在IGBT中，耐压与通态电压为折中的关系。

因此，为了在将耐压保持得高的同时降低通态电压而提出了各种方法。例如，提出了如下结构：将n型层(以下称为“载流子蓄积层”)形成于基区与漂移区域之间，所述n型层杂质浓度比漂移区域高，且蓄积有空穴(hole)。根据该结构，阻碍了来自集电区的空穴到达发射电极，降低了通态电压(例如，参照专利文献1)。

现有技术文献

专利文献1：日本特开2002-353456号公报

然而，为了实现具有载流子蓄积层的半导体装置，需要形成载流子蓄积层的工艺，从而半导体装置的制造工序增大。另外，在将杂质浓度比漂移区域高的载流子蓄积层配置到半导体装置的方法中存在如下问题：耗尽层难以良好地扩展，不能完全消除耐压与通态电压的折中。

因此，本申请人发现了通过在IGBT中扩大槽的宽度来降低通态电阻。但是存在如下问题：在扩大了槽的宽度的结构的IGBT中，反馈电容Crss增大。

发明内容

本发明是鉴于这样的问题点而完成的，目的在于提供一种能够充分消除耐压与通态电压的折中，还降低了反馈电容的沟槽栅型半导体装置。

根据本发明的一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上。

根据本发明的另一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述第二半导体区域与所述第三半导体区域的界面延长上的所述槽的总面积相对于所述第三半导体区域的与所述第二主电极接触的区域的总面积之比为1以上。

发明效果

根据本发明，提供一种能够充分消除耐压与通态电压的折中，还能够降低反馈电容的沟槽栅型半导体装置。

附图说明

图1是表示本发明的实施方式涉及的半导体装置的结构的示意剖视图。

图2是表示本发明的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的图表。

图3是表示在半导体装置中空穴蓄积的样子的模拟结果，图3的(a)是槽的宽度为2μm的情况，图3的(b)是槽的宽度为1μm的情况。

图4是槽周边的电位分布的模拟结果，图4的(a)是槽的宽度为2μm的情况，图4的(b)是槽的宽度为1μm的情况。

图5是表示本发明的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的另一图表。

图6是表示本发明的实施方式涉及的半导体装置的槽的宽度相对于基区的与发射电极接触的宽度之比、与集电极－发射极间耐压VCES以及集电极－发射极间饱和电压Vcesat的关系的图表。

图7是表示本发明的第一实施方式涉及的半导体装置的发射电极的配置例的示意立体图。

图8是表示本发明的第一实施方式涉及的半导体装置的发射电极的其他配置例的示意立体图。

图9是表示本发明的第一实施方式涉及的半导体装置的结构的示意俯视图。

图10是与图9所示的XI－XI部对应的、表示连接槽55a与外侧槽55b的示意剖视图。