[发明专利]一种Trivium算法密钥序列生成器的设计方法

说明书

技术领域

本发明涉及集成电路技术领域，具体地说是一种实用性强、Trivium算法密钥序列生成器的设计方法。

背景技术

序列密码也称为流密码，具有实现简单、便于硬件实现、加解密处理速度快、没有或只有有限的错误传播等特点，在实际应用中，特别是专用或机密机构中保持着优势，典型的应用领域包括无线通信、外交通信等。Trivium是一种较新的序列密码，它的密钥长度为80位，Trivium基于3个反馈移位寄存器的组合，在得到每个寄存器输出时使用了非线性组件。

CPLD是复杂可编程逻辑器件，是从PAL和GAL发展出来的器件，规模大、结构复杂，属于大规模集成电路范围，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。

基于此，如果能够将上述Trivium算法的密钥序列生成器集成到CPLD中，将会大大缩小CPLD的结构和规模，能够实现更好的完成构造逻辑功能，且降低其制作成本。

发明内容

本发明的技术任务是针对以上不足之处，提供一种实用性强、Trivium算法密钥序列生成器的设计方法。

一种Trivium算法密钥序列生成器的设计方法，其具体实现过程为：

一、设置三个移位寄存器模块和一个组合逻辑模块，三个移位寄存器模块均连接该组合逻辑模块，组合逻辑模块输出S_out信号，该S_out信号为密钥序列输出信号；

二、设置输入接口，该输入接口输入CLK信号、RST信号、IV[79..0]信号和IV_load信号，且CLK信号、RST信号、IV[79..0]信号和IV_load信号均接入上述三个移位寄存器，其中

CLK信号为输入信号，是密钥序列生成器的时钟信号；

RST信号为输入信号，是密钥序列生成器的复位信号，低电平有效；

IV[79..0]信号为输入信号，80 bit初始向量；

IV_load信号为输入信号，IV 向量加载使能信号，高电平有效；

三、当RST信号为低电平时对密钥序列生成器进行复位，此时三个移位寄存器的值均为0，密钥序列的输出为0比特流；

四、密钥序列生成器开始工作，首先对其进行初始化操作，即在IV_load信号为高电平时，把80位的初始向量IV加载到三个移位寄存器中；

五、在0～1152个时钟周期内，该密码序列生成器计时4×288次，即1152次，不产生密码序列输出，保证充分随机化密码；

六、从第1153个时钟周期开始，密钥序列从输出端S_out输出。

所述CLK信号通过时钟引脚输入，该时钟引脚外接晶体振荡器，其时钟频率与密钥序列速度成正比，即时钟频率越高生成的密钥序列速度越快。

所述三个移位寄存器具体为：

移位寄存器A：该寄存器是一个93位长度的并行输入、并行输出的移位寄存器，每个时钟周期数据由低位向高位移位；其中A_65、A_68、A_90、A_91和A_92分别是寄存器A的第65位、68位、90位、91位和92位的输出，输入到组合逻辑模块中；

移位寄存器B：该寄存器是一个84位长度的并行输入、并行输出的移位寄存器，每个时钟周期数据由低位向高位移位；B_68、B_77、B_81、B_82和B_83分别是寄存器B的第68位、77位、81位、82位和83位的输出，输入到组合逻辑模块中；

移位寄存器C：该寄存器是一个111位长度的并行输入、并行输出的移位寄存器，每个时钟周期数据由低位向高位移位；C_65、C_86、C_108、C_109和C_110分别是寄存器C的第65位、86位、108位、109位和110位的输出，输入到组合逻辑模块中。

所述组合逻辑模块是实现数据流的组合逻辑反馈和密钥序列的输出，具体为：

A_90、A_91进行“逻辑与and”操作后与A_65、A_92进行“异或xor”操作，形成Con_A信号，即：

Con_A =（A_90 and A_91）xor A_65 xor A_92；

B_81、B_82进行“逻辑与and”操作后与B_68、A_83进行“异或xor”操作，形成Con_B信号，即：

Con_B =（B_81 and B_82）xor B_68 xor B_83；

C_108、C_109进行“逻辑与and”操作后与C_65、C_110进行“异或xor”操作，形成Con_C信号，即：

Con_C = （C_108 and C_109）xor C_65 xor C_110；