[发明专利]一种低漏电型电源钳位ESD保护电路

说明书

技术领域

本发明涉及集成电路芯片静电放电(Electronic Static Discharge，ESD)保护技术领域，特别涉及一种低漏电型电源钳位ESD保护电路。

背景技术

集成电路芯片的防静电放电保护设计是半导体工业界关于可靠性设计的重点和难点，随着半导体技术的进步，先进工艺下的ESD防护窗口变窄，给片上ESD保护设计带来了巨大的挑战。全芯片ESD保护设计策略要求针对不同芯片管脚间的不同冲击模式都能提供低阻的泄放通路，电源钳位ESD保护电路是实现这一功能的关键模块，因此，有效的电源钳位ESD保护电路设计是全芯片ESD保护策略是否成功的关键。

传统的电源钳位ESD保护电路采用瞬态触发模块来快速触发泄放晶体管，泄放晶体管表示具有大电流泄放能力的场效应晶体管，这一方案具有在ESD事件下快速放电的特点，能够有效避免过压事件在电源线上造成内部器件失效。但是，因为芯片电源线上也存在很多具有跟ESD事件相同瞬态特性的噪声脉冲，所以此类保护电路如何防止闩锁和误触发现象的发生是设计的难点。

当然，业界也有采用直流触发方式的电源钳位ESD保护电路，此类保护电路依靠判别电源线上的过压现象来触发泄放晶体管。依靠电压幅值判别的保护电路具有对瞬态噪声不敏感的特点，但是在ESD事件下的反应速度不够快是这类方案的一大短板。

除了上述问题之外，电源钳位ESD保护电路的触发电压和维持电压始终是片上ESD保护设计关注的重点，因为这两个值是否落在相应工艺的ESD设计窗口内，是衡量该ESD保护策略是否有效的关键。

随着技术的不断进步，芯片的能耗逐渐成为人们关注的重点。电源钳位ESD保护电路在芯片正常工作时，不能给芯片带来过大的功率耗散，这就要求电源钳位ESD保护电路在芯片正常偏置时，具有较低的漏电，确保芯片电源线上的信号具有较好的完整性。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题就是如何在先进的集成电路工艺下，合理设计电源钳位ESD保护电路的触发和维持模块，使其较好的满足先进工艺下ESD保护窗口的要求，同时，在芯片正常偏置时，具有较低的漏电。

(二)技术方案

为了解决上述技术问题，本发明提供了一种低漏电型电源钳位ESD保护电路，包括瞬态触发模块、直流电压探测模块以及泄放晶体管；

所述瞬态触发模块包括：PMOS晶体管M_p2，NMOS晶体管M_n2与M_fb1,电阻R₁以及电容C；所述PMOS晶体管M_p2的栅极与所述NMOS晶体管M_n2的栅极相连，所述NMOS晶体管M_n2的源极接地，所述NMOS晶体管M_n2的漏极与所述PMOS晶体管M_p2的漏极相连，所述PMOS晶体管M_p2的源极与所述低漏电型电源钳位ESD保护电路的电源管脚V_DD相连，所述NMOS晶体管M_fb1的源极接地，所述NMOS晶体管M_fb1的漏极与所述PMOS晶体管M_p2的栅极相连，所述电阻R₁的一端与所述低漏电型电源钳位ESD保护电路的电源管脚V_DD相连，所述电阻R₁的另一端与所述PMOS晶体管M_p2的栅极相连，所述电容C的一端与所述PMOS晶体管M_p2的栅极相连，所述电容C的另一端接地；