[发明专利]双浅沟槽隔离的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种双浅沟槽隔离的形成方法。

背景技术

CMOS图像传感器(CMOS image sensor，CIS)使用于包含数字相机的应用中。在半导体技术中，CIS用于感测投射至半导体基底的光线。一般来说，这些装置利用了包含光电二极管及其他元件(例如，晶体管)的有源像素(active pixel)阵列(即，图像传感元件或单元)，将图像转为数字数据或电子信号。

CIS产品通常包含像素区域及逻辑(电路)区域。浅沟槽隔离(shallow trench isolation，STI)为集成电路的特征部件，用以防止相邻的半导体部件之间的漏电流(leakage current)。

暗电流(dark current)为像素在未照光的情形下所产生的有害电流。对应暗电流的信号可称为暗信号(dark signal)。暗电流的来源包含硅晶片内的杂质，其可因为制造工艺技术及像素区域的内生热(heat buildup)而对硅晶晶格造成损害。过量的暗电流会产生漏电流并造成图像退化及不佳的装置效能。当像素尺寸缩减(例如，先进的CIS)，暗电流的漏电容限(tolerance)也必须降低。

许多方法对于CIS中的像素区域及逻辑区域均采用单一的浅沟槽隔离。也即，像素区域及逻辑区域中浅沟槽隔离的深度为相同的。然而随着CIS的像素尺寸越来越小，为了增大像素区域的感光面积以及降低像素的暗电流，像素区域所使用的浅沟槽隔离需要做的更浅。这样像素区域所使用的浅沟槽隔离就与逻辑区域的浅沟槽隔离深度不一致。

因此，需要开发一种新的双浅沟槽隔离的形成方法，以在同一个芯片上制作出两种不同深度的浅沟槽隔离。

发明内容

本发明解决的问题是提供一种双浅沟槽隔离的形成方法，以在同一个芯片上制作出两种不同深度的浅沟槽隔离，从而增大像素区域的感光面积并降低像素的暗电流。

为解决上述问题，本发明提供一种双浅沟槽隔离的形成方法，包括：

在基底表面形成氧化层和硬掩膜层，所述基底具有第一区域与第二区域；

刻蚀所述第一区域和第二区域上的所述硬掩膜层和氧化层，直至暴露出基底表面，所述第一区域被暴露的表面形成第一部分区域，所述第二区域被暴露的表面形成第二部分区域；

以所述硬掩膜层为掩膜，刻蚀所述第一部分区域形成第一浅沟槽，刻蚀所述第二部分区域形成第二浅沟槽；

保护第二浅沟槽，并以所述硬掩膜层为掩膜进一步刻蚀所述第一浅沟槽形成第三浅沟槽。

可选的，于所述硬掩膜层表面形成第一光刻胶层，通过曝光、显影、刻蚀和去胶暴露出所述基底表面，以形成所述第一部分区域与第二部分区域。

可选的，所述第一光刻胶层的厚度为：

可选的，所述硬掩膜层为：氮化硅或氮化硅与氮氧化硅的组合。

可选的，所述第三浅沟槽的深度为大于等于200nm小于等于400nm，第一浅沟槽、第二浅沟槽的深度为大于等于120nm小于等于200nm。

可选的，形成第一区域的第一浅沟槽与第二区域的第二浅沟槽的步骤为同时以硬掩膜层为掩膜刻蚀相同的深度。

可选的，形成所述第三浅沟槽的步骤包括，于所述硬掩膜层表面形成第二光刻胶层，通过曝光、显影、刻蚀和去胶形成所述第三浅沟槽；所述第二光刻胶层同时保护所述第二区域。

可选的，所述第二光刻胶层的厚度为：大于等于

可选的，所述基底为半导体晶圆。

可选的，所述第一区域为逻辑区域，所述第二区域为像素区域。

与现有技术相比，本发明的技术方案具有以下优点：