[发明专利]一种基于双图案的半导体器件及其制造方法、电子装置

说明书

本发明涉及一种基于双图案的半导体器件及其制造方法、电子装置，所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。本发明的优点在于：(1)所述方法对于SADP技术具有更好的工艺窗口以及工艺余裕。(2)可以更好地控制图案关键尺寸的均一性和一致性。(3)所述间隙壁阵列图案之间的间距相等。(4)所述间隙壁阵列图案具有良好的均一性和一致性，可以很好地控制最终图案，以使最终图案具有良好的均一性和一致性。

技术领域

本发明涉及半导体制造领域，具体地，本发明涉及一种基于双图案的半导体器件及其制造方法、电子装置。

背景技术

随着对高容量的半导体存储装置需求的日益增加，半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，随着半导体器件尺寸的不断缩小，双图案技术(Double-Patterning，DP)正作为一种解决途径在器件制备过程中得到广泛的接受和应用。

双图案技术(Double-Patterning，DP)通过节距碎片(pitch fragmentation)克服了K1限制，从而被广泛的用于半导体器件的制备中。目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligned double patterning，SADP)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch，LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。

在器件制备过程中选用哪种技术，需要综合考虑每种技术的灵活性、适用性以及成本的高低进行选择。其中自对准双图案技术(Self-aligned double patterning，SADP)在实现最小间距的蚀刻能力超出了对该方法的期待。

其中，间隙壁被广泛的应用于自对准双图案技术(Self-aligned doublepatterning，SADP)中，通常选用光刻-蚀刻-薄膜沉积-蚀刻-去除核-蚀刻(Litho–Etch–film deposition-Etch–Strip–Etch.)的方法来制备半导体器件，例如选用光刻胶并图案化作为双图案中的核(core)，然后选用低温沉积方法在所述光刻胶核上形成间隙壁层，最后去除所述光刻胶核，但是目前所述间隙壁的沉积和蚀刻过程使线宽粗糙度(line widthroughness，LWR)性能降低，从而影响半导体器件的性能。

因此，需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种基于双图案的半导体器件的制造方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；

步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；

步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；

步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。

可选地，在所述步骤S2中，所述第一间隙壁的顶部尺寸与底部尺寸相等；

所述第二间隙壁的顶部尺寸与底部尺寸相等。