[发明专利]一种基于双图案的半导体器件及其制造方法、电子装置

权利要求书

1.一种基于双图案的半导体器件的制造方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干间隔设置的虚拟核叠层；

步骤S2：在所述虚拟核叠层的侧壁上依次形成方形的第一间隙壁和第二间隙壁；

步骤S3：去除所述虚拟核叠层，以得到由所述第一间隙壁和所述第二间隙壁组成的间隙壁阵列；

步骤S4：回蚀刻所述第一间隙壁或所述第二间隙壁，以使所述间隙壁阵列之间的距离相等。

2.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述第一间隙壁的顶部尺寸与底部尺寸相等；

所述第二间隙壁的顶部尺寸与底部尺寸相等。

3.根据权利要求1所述的方法，其特征在于，所述步骤S2包括：

步骤S21：所述虚拟核叠层包括虚拟核和位于所述虚拟核上的硬掩膜层，在所述半导体衬底上沉积第一牺牲材料层至所述虚拟核顶部以下，以覆盖所述半导体衬底；

步骤S22：在所述第一牺牲材料层和所述硬掩膜层上沉积第一硬掩膜材料层，以覆盖所述第一牺牲材料层及所述硬掩膜层；

步骤S23：以自对准的方式在所述虚拟核叠层上方形成包围所述虚拟核叠层顶部的锥形覆盖层；

步骤S24：蚀刻第一硬掩膜材料层，并以所述锥形覆盖层为掩膜蚀刻所述第一牺牲材料层，以在所述虚拟核叠层的侧壁上形成所述第一间隙壁。

4.根据权利要求3所述的方法，其特征在于，在所述步骤S21中，所述第一牺牲材料层选用液体材料，并进行烘焙固化，以形成固体。

5.根据权利要求3所述的方法，其特征在于，在所述步骤S21中，所述第一牺牲材料层选用DUO。

6.根据权利要求3所述的方法，其特征在于，在所述步骤S23中，所述锥形覆盖层呈上窄下宽的帽状结构，所述锥形覆盖层的底部尺寸大于所述虚拟核叠层的尺寸。

7.根据权利要求3所述的方法，其特征在于，所述步骤S2还进一步包括：

步骤S25：在所述半导体衬底上沉积第二牺牲材料层至所述第一间隙壁顶部以下；

步骤S26：在所述第二牺牲材料层上沉积第二硬掩膜材料层，以覆盖所述锥形覆盖层；

步骤S27：以自对准的方式在所述虚拟核叠层及第一间隙壁层上方形成包围所述虚拟核叠层顶部和所述第一间隙壁顶部的第二锥形覆盖层；

步骤S28：蚀刻第二硬掩膜材料层，并以所述第二锥形覆盖层为掩膜蚀刻所述第二牺牲材料层，以在所述第一间隙壁的侧壁上形成第二间隙壁。

8.根据权利要求7所述的方法，其特征在于，在所述步骤S25中，所述第二牺牲材料层选用液体材料，并进行烘焙固化，以形成固体。

9.根据权利要求7所述的方法，其特征在于，所述第二牺牲材料层选用含Si的底部抗反射层，其中Si含量为20％-50％。

10.根据权利要求7所述的方法，其特征在于，在所述步骤S27中，所述第二锥形覆盖层呈上窄下宽的帽状结构，所述第二锥形覆盖层的底部尺寸大于所述虚拟核叠层尺寸与2倍的所述第一间隙壁尺寸的和。

11.根据权利要求7所述的方法，其特征在于，在所述步骤S27中，所述第一硬掩膜材料层、所述第二硬掩膜层和所述硬掩膜层选用相同的材料。

12.根据权利要求7所述的方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的厚度为最终节距的0.5-1.5倍。