[发明专利]半导体装置

说明书

本发明提供一种减少基板上的配线间的串扰的半导体装置。实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相互邻接而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

[相关申请案]

本申请案享有以日本专利申请案2014-52713号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

存在如下情况，即在基板上积层存储器芯片(存储器组件)及控制器芯片(控制组件)，并利用塑模树脂密封而作为芯片积层塑模密封型半导体封装来使用(以下，也称为“封装”)。

此时，存储器芯片的I/O(Input/Output，输入/输出)端子经由接合线或基板上的数据总线(配线)，而与封装的外部端子或控制器芯片的I/O端子连接。同样地，控制器芯片的I/O端子经由数据总线而与存储器芯片的I/O端子或封装的外部端子连接。

此外，存在由来自其他信号线的电磁感应等所致的串扰杂讯叠加在基板上的配线而在数据产生错误。作为其对策，存在将作为返回路径的电源或Gnd配线配置在信号线的一侧或两侧的方法(共面配线)。通过如此配线，可降低包含返回路径的信号线路径的电感，从而可减少数据的错误。

但是，例如如果在狭窄的基板上配置存储器芯片及控制器芯片，则有配线引绕的限制变大而难以采取其对策的情形。即，存在无法在基板上的数据总线的一部分采用共面配线的可能性。

为了使配线引绕的自由度变大，也考虑使基板上的配线层的数量变大，但有导致成本增加的顾虑。

发明内容

本发明的目的在于提供一种减少基板上的配线间的串扰的半导体装置。

实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多个连接构件将第2半导体芯片与多个连接端子连接。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相邻而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

附图说明

图1(a)及(b)是表示第1实施方式的半导体装置的图。

图2(a)及(b)是将第1实施方式的半导体装置的一部分放大而表示的局部放大图。

图3(a)及(b)是表示比较例的半导体装置的图。

图4(a)及(b)是将比较例的半导体装置的一部分放大而表示的局部放大图。

图5(a)及(b)是表示第2实施方式的半导体装置的图。

图6(a)及(b)是将第2实施方式的半导体装置的一部分放大而表示的局部放大图。

图7(a)及(b)是表示第3实施方式的半导体装置的图。

图8(a)及(b)是将第3实施方式的半导体装置的一部分放大而表示的局部放大图。