[发明专利]半导体存储装置

说明书

本发明提供一种半导体存储装置，包括存储器阵列、维持从存储器阵列读取的数据或是维持写入至存储器阵列的数据的一数据维持组件、外部输出入端点、耦接数据维持组件并且对输入至数据维持组件的数据或是来自数据维持组件的输出数据进行错误检测或是校正的错误校正组件、以及耦接于外部输出入端点以及错误校正组件之间并且进行数据的压缩或是延伸的一压缩组件，其中压缩组件压缩来自外部输出入端点所提供的数据，提供被压缩的数据至错误校正组件，延伸从错误校正组件所提供的数据，提供被延伸的数据至外部输出入端点。本发明配置压缩组件以进行数据的压缩或是延伸，能够缩短数据的输出入时间。

技术领域

本发明是关于一种半导体存储装置，特别是关于输出入数据的压缩延伸或是错误校正。

背景技术

快闪存储器、动态随机存取存储器等半导体存储器随着电路密度的逐年增加，造成制造没有不良品或是缺陷品的困难。因此之故，就存储器晶片而言，需要使用冗长的计划(scheme)来发现并且补偿制造过程中所发生的存储元件的物理上的缺陷。举例而言，冗长的计划是用以在设置大型存储器时，补偿具有物理缺陷的存储元件。此外，半导体存储器除了依据大型存储器的物理补偿之外，也包括对应软件错误的错误校正电路(ECC，ErrorChecking Correction)。

就NAND型快闪存储器而言，由于对重复数据反复进行可编程或是擦除，因隧穿绝缘层的劣化导致电荷维持性能的劣化，隧穿绝缘层所捕捉的电荷造成门槛值的变动，而产生位错误。专利文献1应对如上述的位错误，而配置了错误校正电路。值得注意的是，在群组选择晶体管附近的胞因光刻而造成型态不均匀，由于形成扩散层时离子注入不均匀，使位错误有增加倾向。因此配置错误校正码以进行更多补偿。

此外，专利文献2揭示了一种配置错误校正器的半导体装置，其中配置错误校正器是用以对输入至NAND快闪存储器的输入数据或是来自NAND快闪存储器的输出数据进行错误校正的处理。在此半导体装置中，NAND快闪存储器以及错误校正器之间的连接是可以替换的，以降低电路的面积。

专利文献：

专利文献1日本专利公开第2010-152989号公报；

专利文献2日本专利公开第2011-197819号公报。

发明内容

发明所欲解决的问题：

于晶片搭载错误校正电路的NAND型快闪存储器对于读取或是可编程的全部位数据进行错误校正，其运算是非常耗费时间的。特别是NAND型快闪存储器因为以页面为单位而进行读取或是编程，随着高电路密度而每增加1个页面的位数的时候，将因此而等比例地增加错误校正电路的运算时间。因此，缩短读取时间或编程时间就成为障碍所在。

本发明解决上述的现有问题，其目的在于提供一种半导体存储装置，在维持数据的可靠度的同时，能够缩短数据的输出入时间。

解决问题的方法：

本发明提供一种半导体存储装置，包括一存储器阵列，用以维持从该存储器阵列读取的数据或是维持写入至该存储器阵列的数据的一数据维持组件，一外部输出入端点，用以耦接该数据维持组件并且对输入至该数据维持组件的数据或是来自该数据维持组件的输出数据进行错误检测或是校正的一错误校正组件，以及耦接于该外部输出入端点与该错误校正组件之间并且进行数据的压缩或是延伸的一压缩组件，其中该压缩组件压缩来自该外部输出入端点所提供的数据，提供被压缩的数据至该错误校正组件，并且延伸从该错误校正组件所提供的数据，提供被延伸的数据至该外部输出入端点。