[发明专利]锁相环的锁定检测器

说明书

技术领域

本发明总体上涉及时钟对准检测器和时钟对准检测的相关方法，更具体地说，涉及锁相环的的锁定检测方法相关联的锁定检测。

背景技术

锁相环被广泛地用于各种电子应用。锁相回路(PLL)产生相对于输入信号(通常被称为参考信号)的具有相位的输出信号。该PLL可以检测输入信号和输出信号之间的任何相位误差(差)，并且基于所述相位误差而调整输出信号的相位。通常情况下，锁定检测器经实施以监视PLL的输入信号和输出信号，以确定PLL是否已经实现了锁定状态(条件)，该锁定状态指示所述输入信号和输出信号之间的相位对准。虽然现有的锁定检测器和用于锁定检测PLL的相关方法已经一般足够用于他们的预期目的，他们还没有在所有方面完全令人满意。

附图说明

当结合附图阅读时本发明最好从下面的详细描述中理解。需要强调的是，根据行业内的标准做法，各种特征不是按比例绘制，并仅用于说明目的。事实上，各种特征的尺寸可任意放大或缩小，用于清晰的讨论。

图1是根据本发明的各个方面的示例性锁相环的示意性框图。

图2是根据本发明的各个方面，可以被实现为图1的锁相环的锁定检测器的示例性时钟对准检测器的示意性框图。

图3是根据本发明的各个方面，可以被实现为图2的时钟对准检测器中的示例性对准状态电路的示意电路图。

图4是根据本发明的各个方面，可在图2的时钟对准检测器中实现的示例性延迟对准状态电路的示意电路图。

图5是根据本发明的各个方面，可在图2的时钟对准检测器中实现的示例性边缘对准状态电路140的电路示意图。

图6是根据本发明的各个方面，示出时钟对准检测器(诸如图2的时钟对准检测器)的各种信号的对准状态的时序图。

图7和图8包括根据本发明的各个方面，图6的时序图的放大部分。

具体实施方式

在本文中描述时钟对准检测器和用于锁定检测的相关联方法。时钟对准检测器可以检测在确定的误差裕度内的时钟信号之间的对准，诸如相位误差的所定义裕度。相位误差的裕度可以改变，以达到不同程度的锁定检测精度。时钟对准检测器可以检测到时钟信号的上升沿、时钟信号的下降沿、或在时钟信号的上升沿和下降沿两者之间的对准。

在各种实现中，时钟对准检测器可以包括对准状态检测器，经配置以生成指示第一时钟信号和第二时钟信号的对准状态的延迟对准状态信号；延迟对准状态检测器，经配置以生成至少两个对准状态信号，指示当由第一时钟信号和第二时钟信号的边沿触发的延迟对准状态信号的状态；以及边缘对准状态检测器，经配置以基于至少两个对准状态信号而产生边沿对准状态信号，其中所述边沿对准状态信号指示所述第一时钟信号和第二时钟信号的边沿的对准状态。所述时钟对准检测器还可以包括定时器，经配置以在预定时间周期后基于边沿对准状态检测器而产生锁定检测信号。

在各种实施方式中，时钟对准检测器可以被实现为锁相环的锁定检测器，经配置用于检测和保持参考时钟信号和反馈时钟信号之间的相位关系，其中所述时钟对准检测器检测参考时钟信号和反馈时钟信号之间的对准。

示例实施例的详细描述

下面的公开提供了许多不同的实施例或示例，用于实施本发明的不同特征。部件的具体例子和安排如下所述，以简化本公开。这些当然仅仅是示例，并且不旨在进行限制。进一步地，本发明可以在各种示例中重复附图标记和/或字母。这种重复是为了简化和清楚的目的，并不自身决定所讨论的各种实施例和/或配置之间的关系。