[发明专利]存储器装置及其制造方法

说明书

本发明公开了一种存储器装置及其制造方法，该存储器装置包括：有源层带及绝缘层带交错的多个叠层，绝缘层带具有等效氧化层厚度，使这些叠层通过交错的有源层带及绝缘层带具有非简单空间周期；多个导线，正交排列于这些叠层上且具有与这些叠层共形的表面，这些导线在这些导线及有源层带的侧表面交界处定义接口区间的一多层阵列；以及存储元件，位于接口区间中，接口区间建立可通过有源层带及这些导线存取的存储单元的三维阵列。

技术领域

本发明是有关于一种存储器装置及其制造方法，特别是指用于多阶三维叠层装置的内连接结构。

背景技术

现今设计的高密度存储器装置包括了快闪存储单元阵列或其他型式的存储单元。一些实施例中，存储单元包括了可以排列成三维架构的薄膜晶体管。

一实施例中，一个三维存储器装置包含多个存储单元串的叠层。此叠层包括了由绝缘材料分开的有源层带。三维存储器装置包含一阵列，内有多个字线结构，多个串选择结构，以及接地选择线，并在叠层上正交排列。存储单元包含形成于叠层中有源层带的侧表面与字线结构交叉处的电荷储存结构。

三维存储器装置由多个平面赋予特征，各平面可包含一有源层带的平面阵列。相邻平面间有源层带的干扰，以及不同平面所感受的干扰量的差异会影响装置效能。

因此，有需要提供一种装置，用于三维存储器装置，且能够减少干扰，以及不同平面所感受干扰量的差异。

发明内容

一种存储器装置，包含有源层带与绝缘层带交错的多个叠层。绝缘层带具有等效氧化层厚度(EOT)，使叠层在通过交错的有源层带及绝缘层带的在线具有非简单空间周期。多个导线正交排列于叠层上且具有与叠层共形的表面，并在导线及有源层带的侧表面交界处定义接口区间的多层阵列。存储元件位于接口区间中，接口区间建立可通过有源层带及导线存取的存储单元的三维阵列。叠层内的绝缘层带可包含第一组层带及第二组层带，第一组层带具有第一等效氧化物厚度，第二组层带具有第二等效氧化物厚度，第二等效氧化物厚度大于第一等效氧化物厚度。叠层中的绝缘层带的厚度可在第一等效氧化物厚度以及第二等效氧化物厚度的层交替。第二等效氧化物厚度与第一等效氧化物厚度的比值介于1.2-3。

第一等效氧化物厚度可介于15-30nm，第二等效氧化物厚度可介于25-50nm。第一有源层带或第二有源层带的厚度可介于15-30nm。

此外，提供一种制造上述存储器装置的方法。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一三维集成电路装置的透视图。

图1A绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有相同的厚度。

图2绘示有源层带及绝缘层带交错的多个叠层，其中绝缘层带具有非简单空间周期(non-simple spatial periods)。

图3A至图3D绘示刻蚀工艺。

图4绘示目标有源层上着陆区域(landing position)的放大图。

图5A至图5D绘示在比图3A至图3D中更薄的层上进行的刻蚀工艺。

图6至图9绘示使用有源层带与绝缘层带交错的叠层形成接触结构的工艺，其中一实施例中绝缘层具有与图2相同的非简单空间周期。

图10为制造存储器装置的方法的一简单流程图。

图11为在有源层与绝缘层交错的叠层中制造接触结构工艺的简单流程图，其中绝缘层具有非简单空间周期。

图12为依据一实施例的集成电路存储器装置的简单方块图。

【符号说明】